JPS58130571A - 半導体装置 - Google Patents

半導体装置

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JPS58130571A
JPS58130571A JP57011652A JP1165282A JPS58130571A JP S58130571 A JPS58130571 A JP S58130571A JP 57011652 A JP57011652 A JP 57011652A JP 1165282 A JP1165282 A JP 1165282A JP S58130571 A JPS58130571 A JP S58130571A
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JP
Japan
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region
tunnelable
film
oxide film
insulating film
Prior art date
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Pending
Application number
JP57011652A
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English (en)
Inventor
Yuji Tanida
谷田　雄二
Takaaki Hagiwara
萩原　隆旦
Katsutada Horiuchi
勝忠 堀内
Shinichi Minami
真一 南
Toru Kaga
徹 加賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、トンネル可能な絶縁膜を有するフローティン
グゲート型不揮発性メモリに係り、舶に書込消去特性を
再現性よく安定したものにする素子構造に関する。
従来、トンネル現象を用いたフローティングゲート型不
揮発性メモリは、チャネル全面（第１図）あるいはチャ
ネル内の一部（第２図）あるいは、ソース・ドレーン拡
散層上の一部（第３図〉にあけた穴に、薄いＳｔＯ，膜
を形成し、この上に７０−テイ／グゲートを延在せしめ
るのが通常であった。そして、ゲートに、上記薄いｓｉ
ｏ、膜下のＢｉ基板表面の電位に対して、実効的に正負
の電圧を印加することにより、上記フローティングゲー
ト中に極性の異なる電荷を蓄え、素子のしきい電圧を変
化式せメモリの情報として用いた。しかしながら、上記
の部分的にトンネル可能な絶縁膜を有する素子において
、！￥ｆＫ％　ｎ０領域上にトンネル可能な膜を有する
素子では、この膜を形成する領域を決定する際、余裕を
十分とらなけれげｉスフ合せによりその面積が決定さｎ
るという欠点を有していた。また、いす扛の素子もトン
ネル可能領域の面積は、はぼ、ホ）　ＩＪソグラフィの
最小加工寸法により決定されていた。
第１図〜第３図中、１はＳｉ基板、２はソース（又はド
レーン）、３はドレン（又はソース）。
４はトンネル可能な絶縁膜、４０は絶縁膜、５はフロー
ティン！’ｌ−）、６はコントロールケートを示してい
る。
本発明は、上記、欠点をなくシ、かつ、トンネル可能領
域の面積をホ）　ＩＪソグラフィの最小加工寸法以下に
する方法を提供することにある。
従来、トンネル可能な領域は、ソース・ドレーン拡散１
１１あるいはチャネル領域と電気的につながっている必
要があシ、そのため、ソースあるいはトレー７上あるい
はチャネル内に形成さｎていた（第１図〜第３図）。本
発明は、上記従来の常識を破り、ソース・ドレーンある
いはチャネル領域とは、素子間分離用酸化膜を介して離
れた場所にトンネル可能領域をもち、かつ、囲りを素子
間分離用酸化膜で囲まれている構造とし、チャネルある
いは、ソース・トレー７とは別手段により電気的接続を
とる（例えば第４図）ことにより、トンネル可能領域を ■　マスク合せずれによるバラツキをなくし、■　最小
加工寸法以下の微細寸法で、 実現せしめる手段を提供するものである。
つまり本発明によれば、トンネル可能領域は、素子間分
離酸化膜によシ決定されるため、マスク合せずれによる
トンネル可能領域の面積のずれは生じない。又ホトリソ
グラフィの最小加工寸法をａとし例えば素子間分離用酸
化膜をいわゆるＬＯＣＯ８（ＬＯＣＪＩＩ　　Ｑｘｉｄ
ａｔｉｏｎ　　ｏｆ　　５ｉｌｉｃｏｎ）法を用い、酸
化膜の横方内床がシをｂとすると、従来法では、トンネ
ル領域の最小寸法は、ａであつ念のに対しく第５図）、
本発明を用いれば、ａ−２ｂにすることができる（第６
図）。
第５図および第６図中、１はＳｉ基板、４はトンネル可
能な絶縁膜、７は素子間分離酸化膜、８はホトレジスト
、９は選択酸化用マスクで例えばＳｉ、Ｎ、。
以下本発明の一実施例を第４図により説明する。
ｐ型（ｔｏｏ）Ｓｉ基板１表面の所定の領域に、ｎ型不
純物（例えばＡｌｌ、　Ｓｂ又はＰ）拡散層３１．３２
を形成した後、いわゆるＬＯＣＯ８酸化により、素子分
離酸化膜７を形成する。この時、トンネル可能領域とな
るべき箇所は、上記ｎ型不純物拡散領域３１上でかつ、
まわりが素子分離酸化膜で覆われるようにした。この後
ＭＯ８のゲート酸化膜４０を形成後、上記、所定のトン
ネル可能領域に十分合せ余欲をとって、ホトレジスト１
５を塗布し、ゲート酸化膜４０を選択除去し、基板１表
面を露出した。引き続きホトレジ除去後算出した該基板
表面に約１０ｎｍのｓｈｏ、膜４を形成しくこのかわり
にＳｉ、Ｎ、膜でもよい）、フローティングゲート５を
（例えば多結晶３ｉにより）形成した。層間絶縁膜４０
′　（例えば５０ｎｍ程度のｓｉｏ、膜、あるいは５ｔ
３Ｎ、膜あるいはこれらの多層膜など）を形成後、コン
トロールゲート６を（例えば多結晶Ｓｉによシ）形成し
、さらにソース、ドレーン拡散層２．３３を（例えばＰ
又は入墨のイオン注入によシ）形成した。この後は、通
常のｎ＠ＭＯ８工程と同様な方法により、ｈｔ配線層と
所定の領域との電気的接続をとった。
以上は、トンネル可能領域を素子間分離酸化膜で完全に
囲った場合について例示してきたが、２方向以上を素子
間分離酸化膜で囲むことにより本発明の効果は現われる
。
【図面の簡単な説明】
第１図は全面トンネル膜を有する素子の断面図、第２図
はチャネルの一部にトンネル膜を有する素子の断面図、
第３図はｎ０拡散層上にトンネル膜を有する素子の断面
図、第４図は、ｎ拡散層上にトンネル膜を有し、かつま
わシを素子分離膜で覆われている素子（本発明の一実施
例）の断面図、第５図は、ホトリソグラフィによりトン
ネル可能領域が決定される様子を示す従来素子の断面図
、第６図はホトリソグラフィできまるよシ小さいトンネ
ル領域を形成可能であることを示す本発明の素子の断面
図である。 １−９型Ｓｉ基板、２・・、　ｎ　＋型層、３，３１゜
３２．３３・　ｎ”ＷＩｌ、４−　）　７４　ｋＷｌ　
（８１０ｓ等）、５・・・フローティンｆゲ−）、６・
・・コントロールゲート、７・・・素子分離膜（Ｓｉｎ
、等）、４０゜４０′・・・絶縁膜（Ｓ　ｉ　Ｏ，等）
。 代理人　弁理士　薄田利幸 ３６３− へ　　　　　　　　　　ヘ ス　　　　　　　　　　　　　嶋 ν　　　　　　　　　　リ

Claims (1)

  1. 【特許請求の範囲】 １、電荷がトンネル可能な絶縁膜、および誼絶縁膜とは
    異なる材質あるいは異なる膜厚からなるゲート絶縁膜を
    有し、かつ、トンネル可能な絶縁膜上に延在したフロー
    ティングゲートを有する半導体装置において、上記トン
    ネル可能な領域の少なくとも２方が素子間分離用酸化膜
    で囲まれてなることを特徴とする半導体装置。 ２、上記トンネル可能な領域の半導体基体表面領域に設
    けられた不純物導入領域は、上記素子間分離用酸化膜下
    に設けられた不純物導入領域を介して、ソース、ドレイ
    ン領域の一方と接続さ扛てなることを特徴とする特許請
    求の範囲第１項記載の半導体装置。 ３、上記トンネル可能な領域は、その周囲を素子間分離
    用酸化膜で囲まれてなることを特徴とする特許請求の範
    囲第１項又は第２項記載の半導体装置。
JP57011652A 1982-01-29 1982-01-29 半導体装置 Pending JPS58130571A (ja)

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