JPH01263813A - クロック分配方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル・アナログ混載集積回路（ＩＣ）の
クロック分配方式に関し、特にサンプルホールド回路と
同期式論理システムを備えたＩＣのクロック分配方式に
関するものである。

（従来の技術） 従来、この種の同期式論理システムとしては、例えばＣ
，ミード他著、菅野他訳「超ＬＳＩシステム入門」培風
館、Ｐ　２４６−　Ｐ　２６０に開示されるものがあり
、その構成図とタイムチャートを第３図（ａ）　、　（
ｂ）に示す。同図（ａ）に示すように同期式論理システ
ムは、組合せ論理回路３１とクロック式の記憶要素３２
から成る。記憶要素３２は、クロック信号φ１．φ２で
それぞれオン／オフする通過制御用のトランジスタ３２
ａ、３２ｂ及び増幅器３２ｃから成る。このシステムの
動作は、同図（ｂ）に示すように、２相りロック式であ
り、クロック信゛号φ、によりクロック式の記憶要素３
２の出力を組合せ論理回路３１に入力し、クロック信号
φ２により組合せ論理回路３１の出力をクロック式の記
憶要素３２が記憶保持する。さらにクロック信号φ、と
クロック信号φ２の間は、両クロック信号が“Ｌ”レベ
ルとなる非重複期間ｊ＋２＋　ｊ２１か必要である。

またサンプルホールド回路は、周知のように、サンプル
タイミング信号により入力信号をコンデンサにホールド
するもので、例えば武部幹他著［スイッチトキャパシタ
回路」現代工学社Ｐ５７に開示される。

次に、サンプルホールド回路及び同期式論理システムを
備えた従来のディジタル・アナログ混載集積回路（以下
ＩＣと略称する）を第４図の構成図及び第５図のタイム
チャートを参照して説明する。

第４図のＩＣは、サンプルホールド（Ｓ／Ｈ）回路１、
Ａ／Ｄ変換器２、同期式論理システム３及びクロック信
号生成回路４から構成される。

Ｓ／Ｈ回路１は、入力段の増幅器１１、トランジスタ１
２、コンデンサ１３及び出力段の増幅器１４から構成さ
れ、信号源ＳＧより入力端子ＩＮを介して信号ｖｓを入
力とし、クロック信号φ５によりトランジスタ１２をオ
ン／オフ制御することにより、増幅器１１を介して信号
Ｖ３に比例したアナログ信号をコンデンサ１３に保持し
た後、増幅器１４を介してＡ／Ｄ変換器２へ出力する。

Ａ／Ｄ変換器２は入力アナログ信号をディジタル信号に
変換して同期式論理システム３へ出力する。この同期式
論理システム３は、第３図で述べたものと同一の構成を
有し、入力ディジタル信号をクロック信号φヨ、φ２に
より駆動されて所定の処理をし、端子ＯＵＴに処理結果
を出力する。

クロック信号作成回路４は、Ｔフリップフロップ（ＴＦ
Ｆ）　４１、ｔｄｒ時間遅延する遅延素子４２、インバ
ータ４３、ノアゲート（Ｎｎ八、ＮＲＢ）　４４，４５
　、　　ｔ　ｄ＋時間遅延する遅延素子４６、及びｔｄ
□時間遅延する遅延素子４７から構成され、クロックパ
ルス発生器ＰＧより端子ＣＬにを経て基本クロック信号
ｃｌｋを入力し、同期式論理システム３にクロック信号
φｌとクロック信号φ２を、サンプルホールド回路１に
クロック信号φ５を供給する。

次に第５図のタイムチャートを参照して各部の動作を説
明する。

クロック信号生成回路４の出力であるクロック信号φ１
．φ２は、基本クロック信号ｃｌｋから、ノアゲート４
４，４５　、インバータ４３、遅延素子４６．４７によ
り作成される。すなわち、第５図に示すように、基本ク
ロック信号ｃｌｋが“Ｌ”（ロウ）のとき、クロック信
号φ家が“Ｈ”　（ハイ）、クロック信号φ２が“Ｌ”
とし、基本クロック信号ｃｌｋがｔｌで“Ｌ”から“Ｈ
”へ変化すると、ノアゲート４４の入力は“Ｌ”と“Ｌ
”から“Ｌ”と“Ｈ”に変化し、その出力は“Ｈ”から
“Ｌ”へ変化する。クロック信号φ１は遅延素子４６で
ｔｄｌの時間遅れで“Ｈ”から“Ｌ”へ変化する。また
、基本クロック信号ｃｌｋの“Ｌ”から“Ｈ”の変化に
よってインバータ４３の出力は“Ｈ”から“Ｌ”に変化
しており、クロック信号φ１の“Ｈ″から“Ｌ”への変
化があると、ノアゲート４５の入力がＬ”と“Ｈ”から
“Ｌ”と“Ｌ”に変化し、その出力は“Ｌ”から“Ｈ”
と変化する。従って、クロック信号φ２は遅延素子４７
でｔｄ２の時間遅れで“Ｌ”から“Ｈ”と変化する。

次に基本クロック信号ｃｌｋが時刻ｔ２で“Ｈ”から“
Ｌ”へ変化すると、インバータ４３の出力が“Ｌ”から
“Ｈ”へ変化し、ノアゲート４５の入力か“Ｌ”と“Ｌ
”から“し”と“Ｈ”に変り、その出力はＨ”から“Ｌ
”に変化する。従って、クロック信号φ２は遅延素子４
７でｔｄ２の時間だけ遅れで“Ｈ”から“Ｌ”へ変化す
る。ノアゲート４４の入力は基本クロック信号ｃｌｋが
“Ｌ”となっており、クロック信号φ２が“Ｌ”へ変化
したので、その出力は“Ｌ″から“Ｈ”へと変化し、従
ってクロック信号φ、は遅延素子４６でｔｄｌの時間遅
れで“Ｌ”から“Ｈ”へと変化する。

クロック信号φ８は基本クロック信号ｃｌｋをＴＦｌｉ
４１のクロック端子ＣＰに入力し、基本クロック信号ｃ
ｌｋの立下がりで反転するフリップフロップＴ　Ｆ　Ｆ
の出力Ｑを、遅延素子４２でｔｄｆの時間だけ遅らせた
出力として得られる。

サンプルホールド回路１は信号ｖ５を増幅器１１により
増幅し、クロック信号φ３が“Ｈ”のときスイッチング
用のトランジスタ１２を経てコンデンサ（Ｃ）＋３に入
力する。クロック信号φ８か“し”となると、トランジ
スタ１２はオフとなって入力端から切り踵され、切り離
される直前のＶａの値がコンデンサ１３に保持される。

保持された電圧ＶＣは増幅器１４を介してＡ／Ｄ変換器
２によりディジタル信号に変換され、同期式論理システ
ム３に入力される。

（発明が解決しようとする問題点） しかしながら、上記ディジタル・アナログ混載集積回路
のクロック分配方式では、以下に説明する問題点がある
。

ディジタル・アナログ混載集積回路ＩＣの電源ｖ、：は
端子Ｖ。Ｄ及び配線抵抗Ｒを介して各部分に供給される
が、負荷の消費電流の変化により配線抵抗Ｒの電圧降下
量が変化し、電源雑音を生じる。また電源雑音はサンプ
ルホールド回路１の増幅器１１を介して信号■６に影響
を与える。

同期式論理システム３はクロック信号φ、及びφ２の状
態変化により内部論理状態の変化が生じる。内部論理状
態の変化により内部配線容量の充・放電が生じクロック
信号φ１．φ２の変化のエツジで電源雑音を生じる。こ
の様子を第５図電ｒ’Ｅ　ｖ　ｏとして示す。

サンプルホールド回路１では電圧Ｖ。を源として入力し
、増幅器１１．１４他の電源として供給するが、通常の
増幅器では電源雑音が一定の比率で出力に現われるので
この影響を考慮すると、増幅器１１の出力信号■８は、
第５図に示すように、信号ｖｓと電圧ＶＤの雑音成分が
加算された信号となる。

クロックφＳが“Ｈ”のとき、トランジスタ１２はオン
となっているので信号ＶＣ（保持電圧）は信号Ｖａと同
じになる。クロックφ５が“Ｌ”のとき、トランジスタ
がオフとなり、信号ｖｃはトランジスタ１２はオフとな
る直前の値がコンデンサＩ３により保持される。このサ
ンプリング動作によりアナログ信号の瞬時値がサンプル
されたことになる。

第５図では信号ｖａをサンプリングする様子を信号ＶＣ
にサンプリング点として示す。トランジスタ１２のオフ
となる直前に雑音が存在すると、サンプリング電圧Ｖ　
ｓａイｐ１．、は雑音が無い場合のサンプリング電圧（
第５図のｖｃの一点鎖線）に比べΔＶｎの誤差電圧を生
じる。この誤差電圧はＡ／Ｄ変換器２でディジタルデー
タに変換される際の誤差となり、集積回路が高精度を要
求される場合の障害となる。

同期式論理システムの動作による雑音についてさらに考
察する。

第３図で述べた２相りロック方式の組合せ論理回路３１
の動作遅延はクロック信号φ１の立上りからクロック信
号φ２の立下り迄の時間とする。従って、該時間は同期
式論理システム３の状態変化による電源雑音が発生する
可能性がある。同期式論理システム３の状態変化が生じ
ないのは、クロック周期の残り時間、即ち、第３図、第
５図の非重複期間ｔ２．（クロックφ２の立下りからク
ロックφ１の立上り迄）である。この非重複期間ｔ２１
は、同期式論理システム３の動作の行なわれない時間と
してできるだけ短く設定さね、その結果第５図の信号Ｖ
ａにみられる様に期間ｔ２１が直前の状態変化の影響に
よる雑音に埋もれる事があった。

さらに雑音の経路は航記電源経由のもの以外に、アース
配線の配線抵抗に起因するものや、配線間容量結合によ
るもの等種々の経路を有し、集積回路においてこれらに
起因する雑音を除去する対策は電源の安定化、マスクバ
タン設計での結合容量を減らす配線設計、キャンセル回
路を付加する対策等、雑音の原因それぞれに種々の対策
を必要とした。

なお、雑音の経路及び雑音を除去する対策に関しては面
記「スイッチトキャパシタ回路ＪＰ２００〜２０２にサ
ンプリング回路の一柿であるスイッチトキャパシタ回路
の例が示される。

以上述べた様に従来のサンプルホールド回路１と同期式
論理システム３とを含むディジタル・アナログ混載集積
回路のクロック分配方式では、同期式論理システムのク
ロック信号φ１．φ２による雑音がサンプルホールド回
路ｌのサンプリング電圧精度を低下させる問題点がある
。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、入力信号をサン
プルクロック信号でサンプルして保持するサンプルホー
ルド回路と、該サンプルホールド回路の出力をディジタ
ル信号に変換した信号を入力とする組合せ論理回路及び
クロック式の記憶要素から成り、第１のクロック信号で
前記記憶要素の内容を前記組合せ論理回路に入力し、第
２のクロック信号で前記組合せ論理回路の出力を前記記
憶要素に保持する同期式論理システムとを備えたディジ
タル・アナログ混載集積回路のクロック分配方式におい
て、前記サンプルクロック信号のタイミングを第２のク
ロック信号の後縁で発生する雑音の継続時間の後とし、
当該サンプルクロック信号に基づく前記サンプルホール
ド回路のサンプル動作終了後に第１のクロック信号を発
生するようにしたものである。

（作用） 本発明は次のように作用する。サンプルクロック信号（
φＳ）のタイミングを第２のクロック信号（φ２）の後
縁で発生する雑音の継続時間の後とし、当該サンプルク
ロック信号に基づくサンプルホール回路のサンプル動作
終了後に第１のクロック信号（φ１）を発生するように
したので、同期式論理システムへのクロック信号による
雑音の影９を回避することができる。このように、第２
のクロック信号の後縁（例えば立下り）から第１のクロ
ック信号の前Ｍ　（例えば立上り）までの非重複期間を
設定したので、前記従来技術の問題点を解決できるので
ある。

（実施例） 以下、第１図及び第２図を参照して本発明の一実施例を
説明する。

第１図は本発明の方式を適用したディジタル・アナログ
混載集積回路ＩＣの構成図である。同図において、第４
図と同一の参照符号は同一性のある構成要素を示す。第
４図との相違部分はクロック信号生成回路４ａで、第１
図に示すように、第４図のクロック信号生成回路４に対
し、入力信号をｔｄ３の時間遅延させる遅延素子４８を
ノアゲート４４の入力と遅延素子４７の出力の間に追加
した事、遅延素子４７のｔｄｌの遅延量を増加した事及
びＴＦＦ　４１のＣＰ大入力遅延素子４８の出力より取
った事である。

なお、本実施例では説明をわかりやすくするために、ク
ロック信号φ１．φ２．φ３、信号Ｖｏ、Ｖａ、Ｖｅに
ダッシュを付加してクロック信号φ１′、φ２′、φ５
′、信号ｖ、’、ｖ、’、ｖｃ’とする。

次に第２図のタイムチャートを参照して本実施例の動作
をクロック生成回路４ａを中心にして説明する。

クロック信号生成回路４ａは基本クロック信号ｃｌｋを
入力として、Ｓ／Ｈ回路１にクロック信号φ８°、同期
式論理システム３にクロック信号φ、°、φ２°を供給
する。このクロック信号生成回路１ａは、遅延素子４８
が追加された分、従来のクロック信号φ１よりクロック
信号φ、°の立上りが遅ねる。即ち、第２図に示す様に
基本クロック信号ｃｌｋの時刻１．の立上りに対し、ク
ロック信号φ１゛が遅延時間ｔｄ１ｆ＆に立下がり、こ
のクロック信号φ１゛の立下がりに対しクロック信号φ
２°が遅延時間ｔｄ２後に立上る。

クロック信号φ３は遅延素子４７の出力のクロック信号
φ２゛に遅延素子４８により遅延時間ｔｄ３を加えて得
られるものである。基本クロック信号ｃｌｋの時刻ｔ２
の立下りに対しクロック信号φ２°が遅延時間ｔｄ２後
に立下り、このクロック信号φ２°の立下りに対しクロ
ック信号φ１゛が遅延時間ｔｄｊ＋ｔａ＋後に立上る。

サンプルホールド回路１に供給されるクロック信号φＳ
°は、まず遅延素子４８の出力のクロック信号φ３の立
下りでＴＦＦ　４１の出力Ｑが反転した後に遅延素子４
２により遅延時間ｔ□だけ遅延された後に反転する。

第２図のタイムチャートで同期式論理システム３の動作
が行なわれない非重複期間ｔ２１はクロック信号φ２°
の立下りからクロック信号φ１′の立上り迄の遅延時間
ｔｄ３＋ｔｄｌの間である。遅延時間ｔｄ３を充分とる
事によってクロック信号φ２°の立下りエツジに起因す
る雑音の継続時間ｔ。ｏｉｓａ（信号Ｖ。°に例示）よ
り後にサンプリング回路のクロック信号φ５°の立下り
点を設定できる。また、遅延時間ｔｄｌを遅延ｔｄｒよ
り充分大きくとる事によってサンプリング動作の行なわ
れるクロック信号φ、°の立上り点がクロック信号φ８
°の立下り点の直前に来る事を避けられる。

この様に設定したクロック系での電源の電圧Ｖｏ°はＳ
／Ｈ回路１のクロック信号φ３°の立下り点で雑音が非
常に小となり、雑音の重畳された信号ｖａ°をサンプリ
ングした信号Ｖ　ｃｌのサンプリング電圧Ｖ　ｓａｍｐ
ｌｅ　　は第２図の様に誤差の非常に小さい値とするこ
とができる。

（発明の効果） 以上詳細に述べた様に本発明によれば、同期式論理シス
テムと、サンプルホールド回路が混載された集積回路に
おいて、同期式論理システムへのクロック信号による雑
音の影響により、信号処理の粒度が低下するのを効果的
に防止する事ができる。又、本発明を実施するには遅延
素子の付加等少ないハードウェア変更により容易に実現
する事が可能となる。

また他の雑音対策、たとえば集積回路の素子や配置配線
設計の大幅修正等に依る必要性を軽減できると共に、集
積回路開発の無駄やチップサイズへの影響も避けられる
。

【図面の簡単な説明】

第１図は本発明の方式を適用したディジタル・アナログ
混載集積回路の構成図、第２図は第１図の回路の動作を
示すタイムチャート、第３図（ａ）。 （ｂ）は同期式論理システムの説明図、第４図は従来の
ディジタル・アナログ混載集積回路の構成図、第５図は
第４図の回路の動作を示すタイムチャートである。 １・・・サンプルホールド（Ｓ／Ｈ）回路、２・−Ａ　
／　Ｄ変換器、　３・・・同期式論理システム４　ａ−
クロック信号生成回路、 ］］、１４，３２ｃ　・・・増幅器、 １２．３２ａ、３２ｂ・・・トランジスタ、１３・・・
コンデンサ（Ｃ）、 ３】・・・組合せ論理回路　３２・・・記憶要素４１・
−Ｔフリップフロップ（ＴＦＦ）、４２．４６〜４８−
・・遅延素子、 ４３・・・インバータ、 ４４．４５−・・ノアゲート（ＮＢＡ、ＮＲＢ）。

Claims (1)

1. 【特許請求の範囲】 入力信号をサンプルクロック信号でサンプルして保持す
   るサンプルホールド回路と、該サンプルホールド回路の
   出力をディジタル信号に変換した信号を入力とする組合
   せ論理回路及びクロック式の記憶要素から成り、第１の
   クロック信号で前記記憶要素の内容を前記組合せ論理回
   路に入力し、第２のクロック信号で前記組合せ論理回路
   の出力を前記記憶要素に保持する同期式論理システムと
   を備えたディジタル・アナログ混載集積回路のクロック
   分配方式において、 前記サンプルクロック信号のタイミングを第２のクロッ
   ク信号の後縁で発生する雑音の継続時間の後とし、当該
   サンプルクロック信号に基づく前記サンプルホールド回
   路のサンプル動作終了後に第１のクロック信号を発生す
   るようにしたことを特徴とするクロック分配方式。