JPH0645883A - アナログ・タイミング発生器 - Google Patents
アナログ・タイミング発生器Info
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- JPH0645883A JPH0645883A JP3190302A JP19030291A JPH0645883A JP H0645883 A JPH0645883 A JP H0645883A JP 3190302 A JP3190302 A JP 3190302A JP 19030291 A JP19030291 A JP 19030291A JP H0645883 A JPH0645883 A JP H0645883A
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/15033—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of bistable devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】高周波クロック信号から高分解能のタイミング
信号を発生しなけらばならないという必要性を回避する
こと。 【構成】カスケード接続の複数の遅延セル１０と、複数
のラッチ７０と、そして最終遅延セル１０−Ｎからの論
理状態の伝搬を示す信号ＥＮＤとクロックＣＬＫとを受
ける位相遅れ検出器２１と、を備えたアナログ・タイミ
ング発生器２０を設ける。位相遅れ検出器２１は、その
ＥＮＤ信号がクロックに対し遅れているか進んでいるか
に応じてスピードアップ・パルスＳＵまたはスローダウ
ン・パルスＳＤを発生し、これにより、各遅延セルでの
伝搬時間を調節して、全遅延セルを伝搬する伝搬時間が
１クロック周期に等しくなるようにする。
信号を発生しなけらばならないという必要性を回避する
こと。 【構成】カスケード接続の複数の遅延セル１０と、複数
のラッチ７０と、そして最終遅延セル１０−Ｎからの論
理状態の伝搬を示す信号ＥＮＤとクロックＣＬＫとを受
ける位相遅れ検出器２１と、を備えたアナログ・タイミ
ング発生器２０を設ける。位相遅れ検出器２１は、その
ＥＮＤ信号がクロックに対し遅れているか進んでいるか
に応じてスピードアップ・パルスＳＵまたはスローダウ
ン・パルスＳＤを発生し、これにより、各遅延セルでの
伝搬時間を調節して、全遅延セルを伝搬する伝搬時間が
１クロック周期に等しくなるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、複数の相互に関連し
たタイミング信号を発生するための回路に関するもので
あり、特に、タイミング信号のエッジの分解能を高くす
るためにはタイミング信号の導出に使用しなければなら
なくなるような高周波クロック信号、を必要としないタ
イミング信号発生回路に関するものである。
たタイミング信号を発生するための回路に関するもので
あり、特に、タイミング信号のエッジの分解能を高くす
るためにはタイミング信号の導出に使用しなければなら
なくなるような高周波クロック信号、を必要としないタ
イミング信号発生回路に関するものである。
【０００２】
【従来の技術】全てのディジタル電子システムは、タイ
ミング発生回路を必要とし、これにより各種のディジタ
ル素子を同期状態に保つのに必要な種々のディジタル・
クロック信号を発生するようにしている。こうしたディ
ジタル・タイミング発生回路は、一般に、ロジックゲー
ト、フリップフロップ、ディジタル遅延素子、プログラ
ム式ロジックアレイ、及び／又はマイクロプロセッサ等
の種々の素子を様々に接続したものを備えている。
ミング発生回路を必要とし、これにより各種のディジタ
ル素子を同期状態に保つのに必要な種々のディジタル・
クロック信号を発生するようにしている。こうしたディ
ジタル・タイミング発生回路は、一般に、ロジックゲー
ト、フリップフロップ、ディジタル遅延素子、プログラ
ム式ロジックアレイ、及び／又はマイクロプロセッサ等
の種々の素子を様々に接続したものを備えている。
【０００３】
【発明の解決しようとする課題】こうしたタイミング発
生回路においては、この回路から導出するタイミング信
号は全て、ある“マスター”入力クロック周波数の倍数
に必ずなる、という問題がある。このため、上記従来の
タイミング発生回路が発生するタイミング信号の前縁な
いしは後縁に高い分解能を必要とする場合には、非常に
周波数の高いクロック信号が必要となる。こうした高い
周波数のクロック信号は、プリント回路ボードの導体上
に現れる時には、それとは別のプリント回路ボード導体
にノイズを結合してしまうことになる。このため、電気
的なシールド手段が必要となることがあり、これは、そ
のプリント回路ボードの相当なコスト増となるものであ
る。また、高い周波数のクロック信号は、プリント回路
ボード中を伝達させることが難しく、その理由は、その
ボードに関係した種々の寄生ＲＣ時定数によりクロック
信号の劣化が生ずるからである。さらに、１０〜１５メ
ガヘルツ以上のクロック周波数を発生するマスタークロ
ック回路は、非常に高価であり（その周波数が高くなる
ほど高価となる）、しかも１５メガヘルツより高いクロ
ック周波数は、多くの用途において必要となることがあ
る。
生回路においては、この回路から導出するタイミング信
号は全て、ある“マスター”入力クロック周波数の倍数
に必ずなる、という問題がある。このため、上記従来の
タイミング発生回路が発生するタイミング信号の前縁な
いしは後縁に高い分解能を必要とする場合には、非常に
周波数の高いクロック信号が必要となる。こうした高い
周波数のクロック信号は、プリント回路ボードの導体上
に現れる時には、それとは別のプリント回路ボード導体
にノイズを結合してしまうことになる。このため、電気
的なシールド手段が必要となることがあり、これは、そ
のプリント回路ボードの相当なコスト増となるものであ
る。また、高い周波数のクロック信号は、プリント回路
ボード中を伝達させることが難しく、その理由は、その
ボードに関係した種々の寄生ＲＣ時定数によりクロック
信号の劣化が生ずるからである。さらに、１０〜１５メ
ガヘルツ以上のクロック周波数を発生するマスタークロ
ック回路は、非常に高価であり（その周波数が高くなる
ほど高価となる）、しかも１５メガヘルツより高いクロ
ック周波数は、多くの用途において必要となることがあ
る。
【０００４】米国特許第３,２０６,６８６号には、ある
遅延時間制御装置が開示されており、これは、位相同期
ループを構成する位相弁別器及び増幅器とループを成す
ように接続した可変遅延線を備えている。また、米国特
許第４,４９４,０２１号には、遅延線を備えたある回路
が開示されている。これは、そのタップ付き遅延線を駆
動する制御電圧を発生するための回路を示しており、こ
れによりその遅延線の個々の素子の遅延を制御するよう
にしている。その制御電圧は、位相同期ループが発生す
るようになっているが、この位相同期回路内にはその遅
延線は含まれていない。
遅延時間制御装置が開示されており、これは、位相同期
ループを構成する位相弁別器及び増幅器とループを成す
ように接続した可変遅延線を備えている。また、米国特
許第４,４９４,０２１号には、遅延線を備えたある回路
が開示されている。これは、そのタップ付き遅延線を駆
動する制御電圧を発生するための回路を示しており、こ
れによりその遅延線の個々の素子の遅延を制御するよう
にしている。その制御電圧は、位相同期ループが発生す
るようになっているが、この位相同期回路内にはその遅
延線は含まれていない。
【０００５】従って、本発明の目的は、高分解能のタイ
ミング信号を高周波クロック信号から得なければならな
い、という必要性を回避することにある。
ミング信号を高周波クロック信号から得なければならな
い、という必要性を回避することにある。
【０００６】また、本発明のもう一つの目的は、種々の
タイミング信号のエッジの分解能を決める入力クロック
周波数を使用する、という必要を回避したタイミング発
生器を提供することにある。
タイミング信号のエッジの分解能を決める入力クロック
周波数を使用する、という必要を回避したタイミング発
生器を提供することにある。
【０００７】また、本発明のもう一つの目的は、コンデ
ンサの比によって決まるパルス幅のパルスを発生するア
ナログ・タイミング発生器を提供することにある。
ンサの比によって決まるパルス幅のパルスを発生するア
ナログ・タイミング発生器を提供することにある。
【０００８】さらに、本発明のもう一つの目的は、タイ
ミング・パルスを伝搬させる導体に対する回路負荷とは
実質的に独立した精度及びパルス幅をもったパルスを発
生する、アナログ・タイミング発生器を提供することに
ある。
ミング・パルスを伝搬させる導体に対する回路負荷とは
実質的に独立した精度及びパルス幅をもったパルスを発
生する、アナログ・タイミング発生器を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明は、その１実施例
に従って、複数のタイミング信号を発生するタイミング
信号発生回路を提供する。この回路は、カスケード接続
の複数の遅延セルを有していて、この遅延セルの各々は
他の遅延セルの出力に接続した入力を有しており、また
本回路は、複数のラッチを有していて、各ラッチはセッ
ト入力と、セット禁止入力と、リセット入力と出力とを
有している。それらラッチの内の一つのもののセット入
力は、諸遅延セルの内の一つのものの出力に接続して、
当該ラッチの前記出力に発生するタイミング・パルスの
前縁の発生時点を決める。当該ラッチのリセット入力
は、その次の遅延セルの出力に接続して、その同じタイ
ミング・パルスの後縁の発生時点を決める。本回路は、
さらに位相検出器を有しており、この位相検出器は、ク
ロック信号を受けるように接続した第１の入力と、複数
の前記遅延セルでのある論理状態の伝搬を示す指示信号
を受けるため諸遅延セルの内の一つの出力に接続した第
２の入力と、を有している。この位相検出器は、その指
示信号の位相が前記クロック信号の位相に対し進んでい
るかあるいは遅れているかを表す調節信号を発生する回
路を備えている。前記クロック信号は、前記遅延セルで
の前記論理状態の伝搬を開始させる。各遅延セルは、当
該遅延セルでの伝搬時間を前記調節信号に応答して増減
させて、前記指示信号を発生するセルまでのしかもこの
セルを含む全ての遅延セルでの、前記論理状態の伝搬に
要する時間が、前記クロック信号の１周期に一致するよ
うにさせる。諸遅延セルの各々は、当該遅延セルの出力
に接続した入力を有していて電流源と直列に接続した第
１のインバータと、当該遅延セルのターンオン遅延を決
めるコンデンサと、前記第１インバータの出力に接続し
た入力を有していて比較的急峻な出力信号の立ち上がり
時間を生成する第２のインバータと、を含んでいる。本
発明の１実施例によれば、諸遅延セルの内の１つのもの
の出力は、諸ラッチの内の第１のラッチのセット禁止入
力に接続するとともに、諸ラッチの内の第２のラッチの
セット入力にも接続している。前記第１ラッチの出力
は、前記第２ラッチのセット禁止入力に接続していて、
前記第１ラッチの出力の容量性負荷又はその他の負荷に
より、前記第１及び第２のラッチの出力に発生するタイ
ミング・パルス間にオーバーラップが起きないよう防止
する。
に従って、複数のタイミング信号を発生するタイミング
信号発生回路を提供する。この回路は、カスケード接続
の複数の遅延セルを有していて、この遅延セルの各々は
他の遅延セルの出力に接続した入力を有しており、また
本回路は、複数のラッチを有していて、各ラッチはセッ
ト入力と、セット禁止入力と、リセット入力と出力とを
有している。それらラッチの内の一つのもののセット入
力は、諸遅延セルの内の一つのものの出力に接続して、
当該ラッチの前記出力に発生するタイミング・パルスの
前縁の発生時点を決める。当該ラッチのリセット入力
は、その次の遅延セルの出力に接続して、その同じタイ
ミング・パルスの後縁の発生時点を決める。本回路は、
さらに位相検出器を有しており、この位相検出器は、ク
ロック信号を受けるように接続した第１の入力と、複数
の前記遅延セルでのある論理状態の伝搬を示す指示信号
を受けるため諸遅延セルの内の一つの出力に接続した第
２の入力と、を有している。この位相検出器は、その指
示信号の位相が前記クロック信号の位相に対し進んでい
るかあるいは遅れているかを表す調節信号を発生する回
路を備えている。前記クロック信号は、前記遅延セルで
の前記論理状態の伝搬を開始させる。各遅延セルは、当
該遅延セルでの伝搬時間を前記調節信号に応答して増減
させて、前記指示信号を発生するセルまでのしかもこの
セルを含む全ての遅延セルでの、前記論理状態の伝搬に
要する時間が、前記クロック信号の１周期に一致するよ
うにさせる。諸遅延セルの各々は、当該遅延セルの出力
に接続した入力を有していて電流源と直列に接続した第
１のインバータと、当該遅延セルのターンオン遅延を決
めるコンデンサと、前記第１インバータの出力に接続し
た入力を有していて比較的急峻な出力信号の立ち上がり
時間を生成する第２のインバータと、を含んでいる。本
発明の１実施例によれば、諸遅延セルの内の１つのもの
の出力は、諸ラッチの内の第１のラッチのセット禁止入
力に接続するとともに、諸ラッチの内の第２のラッチの
セット入力にも接続している。前記第１ラッチの出力
は、前記第２ラッチのセット禁止入力に接続していて、
前記第１ラッチの出力の容量性負荷又はその他の負荷に
より、前記第１及び第２のラッチの出力に発生するタイ
ミング・パルス間にオーバーラップが起きないよう防止
する。
【００１０】
【実施例】まず、図２を参照して説明すれば、本発明で
は、１連鎖の遅延セルをカスケード式構成で互いに接続
したものを用いている。その基本となる遅延セル１０
は、ＣＭＯＳインバータを備えており、そしてこのＣＭ
ＯＳインバータは、ＰチャンネルＭＯＳＦＥＴ１１とＮ
チャンネルＭＯＳＦＥＴ１２と含んでいて、これらＦＥ
Ｔのそれぞれは、そのドレインが出力信号ＶOAを発生す
る出力導体１０Ａに接続している。また、そのＭＯＳＦ
ＥＴ１２のゲート電極は、入力導体１０Ｂに接続してお
り、そしてこの入力導体１０Ｂには、入力信号ＶIを印
加するようになっている。ＭＯＳＦＥＴ１１のソース
は、＋Ｖに電流源Ｉ1を介して接続している。Ｎチャン
ネルＭＯＳＦＥＴ１２のソースは、電流源Ｉ2を介して
−Ｖに接続している。また、出力導体１０Ａには、コン
デンサＣOが接続している。その出力導体１０Ａはさら
に、ＣＭＯＳインバータ１３の入力に接続しており、そ
してこのＣＭＯＳインバータ１３の出力は、導体１４を
介して別のＣＭＯＳインバータ１５の入力に直列に接続
している。また、このＣＭＯＳインバータ１５の出力
は、さらに図１（Ａ）に示すタイミング回路に導体１６
で接続している。（尚、遅延セル１０はまた、出力イン
バータの接続を僅か変更することによって、ＶOAをハイ
レベルに保持しそして次にインバータ１３のトリップ点
まで低く引っ張るようにして、使用することができ
る。）
は、１連鎖の遅延セルをカスケード式構成で互いに接続
したものを用いている。その基本となる遅延セル１０
は、ＣＭＯＳインバータを備えており、そしてこのＣＭ
ＯＳインバータは、ＰチャンネルＭＯＳＦＥＴ１１とＮ
チャンネルＭＯＳＦＥＴ１２と含んでいて、これらＦＥ
Ｔのそれぞれは、そのドレインが出力信号ＶOAを発生す
る出力導体１０Ａに接続している。また、そのＭＯＳＦ
ＥＴ１２のゲート電極は、入力導体１０Ｂに接続してお
り、そしてこの入力導体１０Ｂには、入力信号ＶIを印
加するようになっている。ＭＯＳＦＥＴ１１のソース
は、＋Ｖに電流源Ｉ1を介して接続している。Ｎチャン
ネルＭＯＳＦＥＴ１２のソースは、電流源Ｉ2を介して
−Ｖに接続している。また、出力導体１０Ａには、コン
デンサＣOが接続している。その出力導体１０Ａはさら
に、ＣＭＯＳインバータ１３の入力に接続しており、そ
してこのＣＭＯＳインバータ１３の出力は、導体１４を
介して別のＣＭＯＳインバータ１５の入力に直列に接続
している。また、このＣＭＯＳインバータ１５の出力
は、さらに図１（Ａ）に示すタイミング回路に導体１６
で接続している。（尚、遅延セル１０はまた、出力イン
バータの接続を僅か変更することによって、ＶOAをハイ
レベルに保持しそして次にインバータ１３のトリップ点
まで低く引っ張るようにして、使用することができ
る。）
【００１１】各セル１０は、遅延素子として機能するも
のである。電流Ｉ1が出力導体１０Ａの電圧ＶOAの電圧
を−Ｖボルトからインバータ１３のトリップ点まで充電
するのに要する時間が、このセルのターンオン遅延にな
る。また、電流Ｉ2がコンデンサＣOを＋Ｖボルトからイ
ンバータ１３のトリップ点まで放電させるのに要する時
間が、ターンオフ遅延となる。この遅延セル１０の実現
例の詳細については、図３に示してあり、これについて
後で詳述する。
のである。電流Ｉ1が出力導体１０Ａの電圧ＶOAの電圧
を−Ｖボルトからインバータ１３のトリップ点まで充電
するのに要する時間が、このセルのターンオン遅延にな
る。また、電流Ｉ2がコンデンサＣOを＋Ｖボルトからイ
ンバータ１３のトリップ点まで放電させるのに要する時
間が、ターンオフ遅延となる。この遅延セル１０の実現
例の詳細については、図３に示してあり、これについて
後で詳述する。
【００１２】次に、図１（Ａ）を参照して説明すれば、
本発明によるアナログ・タイミング発生器２０は、ブロ
ック３０内の遅延セル１０−１、１０−２・・・１０−
Ｎを含む個別の遅延セルを上述のようにカスケード接続
したものを備えている。そのブロック３０はさらに、複
数のラッチ７０−１、７０−２・・・７０−Ｘを備えて
いる。そのクロック信号ＣＫは、ラッチ３２のＳ（セッ
ト）入力に印加するようになっている。このラッチ３２
のＳＩ（セット禁止）入力には、制御信号を導体３３を
介しインバータ３３Ａを経て印加する。この導体３３の
その信号は、種々のタイミング・パルスをアナログ・タ
イミング発生器２０が発生するそのサイクルの開始の生
起時点を制御するようにする。また、ラッチ３２のＲ
（リセット）入力は、信号ＤＯＭＳＲを受けるように接
続しており、この信号ＤＯＭＳＲは、後述のブロック３
０内のサブセクション３０Ａに含まれるセル群へのリセ
ット入力を表すものである。ラッチ３２のＱ出力は、反
転させ、そして導体３４により最初の遅延セル１０−１
のＶI入力電圧へ印加する。その最後の遅延セル１０−
Ｎの出力ＶO＊（注：記号“＊”は反転を示す）は、導
体３１に接続している。本アナログ・タイミング発生器
２０が生成する各種のタイミング信号は、ラッチ７０−
１、７０−２・・・の出力７９−１、７９−２・・・上
に発生する。
本発明によるアナログ・タイミング発生器２０は、ブロ
ック３０内の遅延セル１０−１、１０−２・・・１０−
Ｎを含む個別の遅延セルを上述のようにカスケード接続
したものを備えている。そのブロック３０はさらに、複
数のラッチ７０−１、７０−２・・・７０−Ｘを備えて
いる。そのクロック信号ＣＫは、ラッチ３２のＳ（セッ
ト）入力に印加するようになっている。このラッチ３２
のＳＩ（セット禁止）入力には、制御信号を導体３３を
介しインバータ３３Ａを経て印加する。この導体３３の
その信号は、種々のタイミング・パルスをアナログ・タ
イミング発生器２０が発生するそのサイクルの開始の生
起時点を制御するようにする。また、ラッチ３２のＲ
（リセット）入力は、信号ＤＯＭＳＲを受けるように接
続しており、この信号ＤＯＭＳＲは、後述のブロック３
０内のサブセクション３０Ａに含まれるセル群へのリセ
ット入力を表すものである。ラッチ３２のＱ出力は、反
転させ、そして導体３４により最初の遅延セル１０−１
のＶI入力電圧へ印加する。その最後の遅延セル１０−
Ｎの出力ＶO＊（注：記号“＊”は反転を示す）は、導
体３１に接続している。本アナログ・タイミング発生器
２０が生成する各種のタイミング信号は、ラッチ７０−
１、７０−２・・・の出力７９−１、７９−２・・・上
に発生する。
【００１３】尚、遅延セル１０−１、１０−２の出力
と、この出力に対するラッチ７０−１、７０−２・・・
の入力との間の接続については、それら遅延セル及びラ
ッチの基本的な構造及び動作が分かれば、より一層良く
理解できるであろう。これらの回路の構造及び動作につ
いては、図３及び図４を参照して後で説明する。
と、この出力に対するラッチ７０−１、７０−２・・・
の入力との間の接続については、それら遅延セル及びラ
ッチの基本的な構造及び動作が分かれば、より一層良く
理解できるであろう。これらの回路の構造及び動作につ
いては、図３及び図４を参照して後で説明する。
【００１４】図１（Ａ）のブロック３０内の遅延セル１
０のＶO＊出力の、種々のラッチ７０への接続は、種々
のラッチ出力導体７９に発生するタイミング・パルスの
前縁及び後縁の所望の発生時点によって決まる。また、
その接続は、それらタイミング・パルスを受けることに
なる外部回路（図示せず）がそれらラッチ出力導体上に
発生するインピーダンス負荷及び容量負荷の量によって
も決まる。各ラッチ７０のＳ入力及びＳＩ入力は、それ
ぞれ、セット入力及びセット禁止入力として考えること
ができる。
０のＶO＊出力の、種々のラッチ７０への接続は、種々
のラッチ出力導体７９に発生するタイミング・パルスの
前縁及び後縁の所望の発生時点によって決まる。また、
その接続は、それらタイミング・パルスを受けることに
なる外部回路（図示せず）がそれらラッチ出力導体上に
発生するインピーダンス負荷及び容量負荷の量によって
も決まる。各ラッチ７０のＳ入力及びＳＩ入力は、それ
ぞれ、セット入力及びセット禁止入力として考えること
ができる。
【００１５】各ラッチは、それらのセット入力の一方が
遅延セル１０のＶO＊出力に接続しており、そしてこの
遅延セル１０のそのＶO＊出力は、そのラッチが発生す
るタイミング・パルスの前縁の所望の時点で正に立ち上
がる。また、各ラッチ７０のリセット入力は、遅延セル
１０のＶO＊出力に接続しており、そしてこの遅延セル
１０のそのＶO＊出力は、そのラッチの出力に発生する
タイミング・パルスの後縁の所望の時点で正に立ち上が
る。
遅延セル１０のＶO＊出力に接続しており、そしてこの
遅延セル１０のそのＶO＊出力は、そのラッチが発生す
るタイミング・パルスの前縁の所望の時点で正に立ち上
がる。また、各ラッチ７０のリセット入力は、遅延セル
１０のＶO＊出力に接続しており、そしてこの遅延セル
１０のそのＶO＊出力は、そのラッチの出力に発生する
タイミング・パルスの後縁の所望の時点で正に立ち上が
る。
【００１６】例えば、図１（Ｂ）において、遅延セル１
０−Ａの出力に発生するＶOI＊信号は、ある特定のラッ
チ７０−ＫのＳＩ入力に接続してある。このラッチ７０
−Ｋのセット入力は、＋５ボルトに接続している。ＶOI
＊の前縁の発生時点は、ラッチ７０−ＫのＱ出力に発生
するタイミング信号の前縁の発生時点を決める。その次
の遅延素子１０−Ｊは、そのＶO＊出力に信号ＶOJ＊を
発生して、これをそのラッチ７０−ＫのＲ入力に印加す
る。そのＶOJ＊の前縁は、図１（Ｃ）のタイミング図に
示すように、ラッチ７０−ＫのＱ出力の後縁の発生時点
を決めている。
０−Ａの出力に発生するＶOI＊信号は、ある特定のラッ
チ７０−ＫのＳＩ入力に接続してある。このラッチ７０
−Ｋのセット入力は、＋５ボルトに接続している。ＶOI
＊の前縁の発生時点は、ラッチ７０−ＫのＱ出力に発生
するタイミング信号の前縁の発生時点を決める。その次
の遅延素子１０−Ｊは、そのＶO＊出力に信号ＶOJ＊を
発生して、これをそのラッチ７０−ＫのＲ入力に印加す
る。そのＶOJ＊の前縁は、図１（Ｃ）のタイミング図に
示すように、ラッチ７０−ＫのＱ出力の後縁の発生時点
を決めている。
【００１７】各ラッチのセット禁止入力は、ラッチが適
切な時点でセット入力よりセットされるのを確保するあ
る信号またはあるレベルに対し、接続するようにするこ
とができる。ある場合においては、そのセット禁止入力
は、そのラッチの発生するタイミング・パルスの後縁
が、別のラッチ７０の発生する別のタイミング・パルス
の前縁にオーバーラップしないよう確保するある信号ま
たはレベルに対し、接続する。そのようなオーバーラッ
プは、上記のタイミング・パルスの後縁を遅らせるよう
な大きな容量負荷やインピーダンス負荷がある場合に
は、生じる可能性がある。
切な時点でセット入力よりセットされるのを確保するあ
る信号またはあるレベルに対し、接続するようにするこ
とができる。ある場合においては、そのセット禁止入力
は、そのラッチの発生するタイミング・パルスの後縁
が、別のラッチ７０の発生する別のタイミング・パルス
の前縁にオーバーラップしないよう確保するある信号ま
たはレベルに対し、接続する。そのようなオーバーラッ
プは、上記のタイミング・パルスの後縁を遅らせるよう
な大きな容量負荷やインピーダンス負荷がある場合に
は、生じる可能性がある。
【００１８】例えば、図８に、遅延セル１０−Ａ及び１
０−Ｂとラッチ７０−Ｅ及び７０−Ｆの代表的な接続を
示す。その出力７９−Ｅには、重い容量性の負荷がかか
ることがある。ここの説明では、ラッチ７０−Ｅが発生
するタイミング・パルスの後縁は、コンデンサＣOの容
量が非常に小さいかあるいは非常に大きいかに無関係
に、導体７９−Ｆにラッチ７０−Ｆが発生するタイミン
グ・パルスの前縁に決してオーバーラップしない、と仮
定する。
０−Ｂとラッチ７０−Ｅ及び７０−Ｆの代表的な接続を
示す。その出力７９−Ｅには、重い容量性の負荷がかか
ることがある。ここの説明では、ラッチ７０−Ｅが発生
するタイミング・パルスの後縁は、コンデンサＣOの容
量が非常に小さいかあるいは非常に大きいかに無関係
に、導体７９−Ｆにラッチ７０−Ｆが発生するタイミン
グ・パルスの前縁に決してオーバーラップしない、と仮
定する。
【００１９】これを実現するために、遅延セル１０−Ａ
のＶO＊出力は、ラッチ７０−ＥのＳＩ入力とラッチ７
０−ＦのＳ入力とに接続してある。ラッチ７０−ＥのＳ
入力は、＋Ｖ0に接続している。このラッチ７０−Ｅの
出力は、ラッチ７０−ＦのＳＩ入力に接続している。ラ
ッチ７０−Ｅのリセット入力は、遅延セル１０−ＢのＶ
O＊出力に接続しており、この出力は、ラッチ７０−Ｅ
の発生するタイミング・パルスの所望の後縁時点の間に
ハイレベルに立ち上がる。
のＶO＊出力は、ラッチ７０−ＥのＳＩ入力とラッチ７
０−ＦのＳ入力とに接続してある。ラッチ７０−ＥのＳ
入力は、＋Ｖ0に接続している。このラッチ７０−Ｅの
出力は、ラッチ７０−ＦのＳＩ入力に接続している。ラ
ッチ７０−Ｅのリセット入力は、遅延セル１０−ＢのＶ
O＊出力に接続しており、この出力は、ラッチ７０−Ｅ
の発生するタイミング・パルスの所望の後縁時点の間に
ハイレベルに立ち上がる。
【００２０】図１に戻ると、遅延線の最終のセル１０−
Ｎからの信号ＥＮＤを運ぶ導体３１は、位相遅れ検出器
回路２１の一方の入力に接続している。この位相遅れ検
出器回路２１の他方の入力には、クロック信号ＣＫを接
続してある。また、位相遅れ検出器回路２１の出力２３
は、“スローダウン”信号ＳＤを発生し、そしてこれ
は、積分器または“ループフィルタ”の回路２４に印加
する。この位相遅れ検出器回路２１の別の出力２２は、
“スピードアップ”信号ＳＵを発生し、これも、積分器
回路２４の入力に印加するようにする。
Ｎからの信号ＥＮＤを運ぶ導体３１は、位相遅れ検出器
回路２１の一方の入力に接続している。この位相遅れ検
出器回路２１の他方の入力には、クロック信号ＣＫを接
続してある。また、位相遅れ検出器回路２１の出力２３
は、“スローダウン”信号ＳＤを発生し、そしてこれ
は、積分器または“ループフィルタ”の回路２４に印加
する。この位相遅れ検出器回路２１の別の出力２２は、
“スピードアップ”信号ＳＵを発生し、これも、積分器
回路２４の入力に印加するようにする。
【００２１】積分器２４の１つの出力２４Ａは、Ｐチャ
ンネルＭＯＳＦＥＴ２６Ａのゲート電極及びドレイン電
極に接続しており、そしてこのＭＯＳＦＥＴ２６Ａのソ
ースは、＋Ｖに接続している。図示のように、導体２４
Ａを電流ＩLOOPが流れ、そして図３を参照して後で説明
するように、電圧ＶPBIASをその導体２４Ａにより各遅
延セルの電流源Ｉ1を制御するために印加する。（尚、
各遅延セル１０−１、１０−２等の出力に発生するパル
スのパルス幅もまた、各セル内のＩ1電流をある固定の
コンデンサでスケーリングすることにより、もしくは、
そのＩ1電流のスケーリングとコンデンサとを組み合わ
せることにより、制御することができる。）。ＭＯＳＦ
ＥＴ２６Ｂは、ある電流源によって駆動して、諸遅延セ
ル内のリセット電流とＩ2電流とを制御するようにす
る。導体４６Ｂは、それら諸遅延セルの各々のＩ2電流
源を制御するために、電圧ＶNBIASを供給する。
ンネルＭＯＳＦＥＴ２６Ａのゲート電極及びドレイン電
極に接続しており、そしてこのＭＯＳＦＥＴ２６Ａのソ
ースは、＋Ｖに接続している。図示のように、導体２４
Ａを電流ＩLOOPが流れ、そして図３を参照して後で説明
するように、電圧ＶPBIASをその導体２４Ａにより各遅
延セルの電流源Ｉ1を制御するために印加する。（尚、
各遅延セル１０−１、１０−２等の出力に発生するパル
スのパルス幅もまた、各セル内のＩ1電流をある固定の
コンデンサでスケーリングすることにより、もしくは、
そのＩ1電流のスケーリングとコンデンサとを組み合わ
せることにより、制御することができる。）。ＭＯＳＦ
ＥＴ２６Ｂは、ある電流源によって駆動して、諸遅延セ
ル内のリセット電流とＩ2電流とを制御するようにす
る。導体４６Ｂは、それら諸遅延セルの各々のＩ2電流
源を制御するために、電圧ＶNBIASを供給する。
【００２２】位相遅れ検出器回路２１は、以下に詳述す
るように、セル１０−１・・・１０−Ｎの全て（または
全部よりも少ない）の遅延量の和が、入力クロック信号
ＣＫの１クロック周期に等しくなるように強制する。従
って、諸遅延セル１０の各々での遅延は、位相遅れ検出
器回路２１と回路３０とそして積分器２４とが形成して
いる位相同期ループにより、種々のコンデンサＣOの比
で決まるように強制する。現在のＣＭＯＳ製造プロセス
での諸々の容量は、それらの比を正確に決めることがで
きるため、図１（Ａ）の導体７９のタイミング信号の前
縁及び後縁の発生時点は、高周波入力クロックを設けず
とも、高精度に実現することができる。
るように、セル１０−１・・・１０−Ｎの全て（または
全部よりも少ない）の遅延量の和が、入力クロック信号
ＣＫの１クロック周期に等しくなるように強制する。従
って、諸遅延セル１０の各々での遅延は、位相遅れ検出
器回路２１と回路３０とそして積分器２４とが形成して
いる位相同期ループにより、種々のコンデンサＣOの比
で決まるように強制する。現在のＣＭＯＳ製造プロセス
での諸々の容量は、それらの比を正確に決めることがで
きるため、図１（Ａ）の導体７９のタイミング信号の前
縁及び後縁の発生時点は、高周波入力クロックを設けず
とも、高精度に実現することができる。
【００２３】電流バイアス発生器回路４６は、電流Ｉ
LPFを導体４６Ａに発生して、これを積分器２４の入力
に印加する。この電流バイアス発生器回路４６は、導体
４６Ｂには出力電流を発生するようになっており、そし
てこの導体４６Ｂは、ＮチャンネルＭＯＳＦＥＴ２６Ｂ
のドレイン電極及びゲート電極に接続している。
LPFを導体４６Ａに発生して、これを積分器２４の入力
に印加する。この電流バイアス発生器回路４６は、導体
４６Ｂには出力電流を発生するようになっており、そし
てこの導体４６Ｂは、ＮチャンネルＭＯＳＦＥＴ２６Ｂ
のドレイン電極及びゲート電極に接続している。
【００２４】図７には、導体１９のクロックＣＫの波形
と導体３１のＥＮＤパルスの波形とを示している。その
ＣＫの前縁は、遅延素子１０中での“１”の伝搬を開始
させる。上記のＳＵパルス及びＳＤパルスは、導体３１
のＥＮＤパルスの前縁が次のＣＫパルス１９Ａの前縁と
一致するようになるまで、各遅延セルのバイアス電流Ｉ
1を調節する。
と導体３１のＥＮＤパルスの波形とを示している。その
ＣＫの前縁は、遅延素子１０中での“１”の伝搬を開始
させる。上記のＳＵパルス及びＳＤパルスは、導体３１
のＥＮＤパルスの前縁が次のＣＫパルス１９Ａの前縁と
一致するようになるまで、各遅延セルのバイアス電流Ｉ
1を調節する。
【００２５】次に図３を参照すると、これには、遅延セ
ル１０の１実現例の詳細を示してある。入力電圧Ｖ
Iは、導体１０Ｂによって、ＰチャンネルＭＯＳＦＥＴ
１１及び３７Ａのゲート電極と、ＮチャンネルＭＯＳＦ
ＥＴ１２及び３７Ｂのゲート電極とに印加するようにな
っている。ＭＯＳＦＥＴ１１、１２のドレインは、導体
１０Ａで、コンデンサＣOとＰチャンネルＭＯＳＦＥＴ
４０Ａ及びＮチャンネルＭＯＳＦＥＴ４０Ｂのゲートに
接続している。ＭＯＳＦＥＴ１１のソースは、Ｐチャン
ネルＭＯＳＦＥＴ３５のドレインに接続しており、そし
てこのＭＯＳＦＥＴ３５のソースは、＋Ｖに接続してい
る。このＭＯＳＦＥＴ３５のゲートは、導体２４Ａを介
してバイアス電圧ＶPBAISを受けるように接続してお
り、そのバイアス電圧は、全ての遅延セル１０の遅延を
制御するのに用いるものである。電流源ＭＯＳＦＥＴ３
６のゲート電極は、導体４６Ｂを介してバイアス電圧Ｖ
NBIASを受けるように接続している。
ル１０の１実現例の詳細を示してある。入力電圧Ｖ
Iは、導体１０Ｂによって、ＰチャンネルＭＯＳＦＥＴ
１１及び３７Ａのゲート電極と、ＮチャンネルＭＯＳＦ
ＥＴ１２及び３７Ｂのゲート電極とに印加するようにな
っている。ＭＯＳＦＥＴ１１、１２のドレインは、導体
１０Ａで、コンデンサＣOとＰチャンネルＭＯＳＦＥＴ
４０Ａ及びＮチャンネルＭＯＳＦＥＴ４０Ｂのゲートに
接続している。ＭＯＳＦＥＴ１１のソースは、Ｐチャン
ネルＭＯＳＦＥＴ３５のドレインに接続しており、そし
てこのＭＯＳＦＥＴ３５のソースは、＋Ｖに接続してい
る。このＭＯＳＦＥＴ３５のゲートは、導体２４Ａを介
してバイアス電圧ＶPBAISを受けるように接続してお
り、そのバイアス電圧は、全ての遅延セル１０の遅延を
制御するのに用いるものである。電流源ＭＯＳＦＥＴ３
６のゲート電極は、導体４６Ｂを介してバイアス電圧Ｖ
NBIASを受けるように接続している。
【００２６】ＭＯＳＦＥＴ３７Ａ及び３７Ｂのソース
は、それぞれ＋Ｖと接地とに接続し、そしてそれらのド
レインは、導体３８によりＰチャンネルＭＯＳＦＥＴ３
９Ａ及びＮチャンネルＭＯＳＦＥＴ３９Ｂのゲート電極
に接続している。そのＭＯＳＦＥＴ３９Ａのソースは＋
Ｖに接続しており、またＭＯＳＦＥＴ３９Ｂのソースは
接地に接続している。ＭＯＳＦＥＴ３９Ａのドレイン
は、ＰチャンネルＭＯＳＦＥＴ４０Ａのソースに接続し
ている。ＭＯＳＦＥＴ４０Ａ及び４０Ｂのドレインは、
導体４２を介して、ＰチャンネルＭＯＳＦＥＴ４１Ａと
ＮチャンネルＭＯＳＦＥＴ４１Ｂのゲート電極に接続し
ている。上記の電圧ＶOは、導体４２上に現れる。ＭＯ
ＳＦＥＴ４１Ａ及び４１Ｂのソースは、＋Ｖと接地とに
それぞれ接続しており、そしてそれらのドレインは導体
４３により接続して、その導体４３上にＶO＊を導くよ
うになっている。ある１つのＰチャンネルＭＯＳＦＥＴ
４４は、そのドレインがそれらＭＯＳＦＥＴ４１Ａ及び
４１Ｂのゲートに接続し、またそのソースは＋Ｖに接続
し、そしてそのゲートは、信号ＲＥＳＥＴ＊を受けるよ
うに接続している。
は、それぞれ＋Ｖと接地とに接続し、そしてそれらのド
レインは、導体３８によりＰチャンネルＭＯＳＦＥＴ３
９Ａ及びＮチャンネルＭＯＳＦＥＴ３９Ｂのゲート電極
に接続している。そのＭＯＳＦＥＴ３９Ａのソースは＋
Ｖに接続しており、またＭＯＳＦＥＴ３９Ｂのソースは
接地に接続している。ＭＯＳＦＥＴ３９Ａのドレイン
は、ＰチャンネルＭＯＳＦＥＴ４０Ａのソースに接続し
ている。ＭＯＳＦＥＴ４０Ａ及び４０Ｂのドレインは、
導体４２を介して、ＰチャンネルＭＯＳＦＥＴ４１Ａと
ＮチャンネルＭＯＳＦＥＴ４１Ｂのゲート電極に接続し
ている。上記の電圧ＶOは、導体４２上に現れる。ＭＯ
ＳＦＥＴ４１Ａ及び４１Ｂのソースは、＋Ｖと接地とに
それぞれ接続しており、そしてそれらのドレインは導体
４３により接続して、その導体４３上にＶO＊を導くよ
うになっている。ある１つのＰチャンネルＭＯＳＦＥＴ
４４は、そのドレインがそれらＭＯＳＦＥＴ４１Ａ及び
４１Ｂのゲートに接続し、またそのソースは＋Ｖに接続
し、そしてそのゲートは、信号ＲＥＳＥＴ＊を受けるよ
うに接続している。
【００２７】導体１０Ａは、ＮチャンネルＭＯＳＦＥＴ
４５によって接地に結合してあり、そしてそのＭＯＳＦ
ＥＴのゲートは、信号ＲＥＳＥＴを受けるように接続し
ている。
４５によって接地に結合してあり、そしてそのＭＯＳＦ
ＥＴのゲートは、信号ＲＥＳＥＴを受けるように接続し
ている。
【００２８】次に、動作について説明すると、ＶIに＋
５ボルトから０ボルトへの遷移が生じた時、遅延セル１
０のＭＯＳＦＥＴ１１は、比較的ゆっくり上昇する信号
ＶOAを導体１０Ａに発生するが、この時の充電時間は、
Ｉ1とＣOとで決まる。ＭＯＳＦＥＴ４０Ａ及び４０Ｂを
含むインバータは、大きな容量性負荷をその出力導体４
２に有していないので、その信号ＶOAがインバータ４０
Ａ，４０Ｂのある適当なトリップ点に達した時、“１”
から“０”へのまたはその逆の急峻な遷移が現れること
になる。ＭＯＳＦＥＴ３９Ａ及び３９Ｂは、このＣＭＯ
Ｓインバータ４０Ａ，４０Ｂに直列に接続していて、こ
れにより、ＭＯＳＦＥＴ３９Ａ，４０Ａ、４０Ｂ及び３
９Ｂを通って＋Ｖと接地との間に低抵抗経路が生ずるよ
うな状態を防止するようにするが、その理由は、インバ
ータ３７Ａ，３７Ｂが導体３８に急峻な高速の遷移を発
生し、そしてこれが、導体１０Ａの信号がインバータ４
０Ａ，４０Ｂのトリップ点に達するよりもかなり前に、
ＭＯＳＦＥＴ３９Ａ及び３９Ｂの一方をオフにしそして
他方をオンとするからである。インバータ４１Ａ，４１
Ｂは、ＶO＊の急峻な遷移を生成する。
５ボルトから０ボルトへの遷移が生じた時、遅延セル１
０のＭＯＳＦＥＴ１１は、比較的ゆっくり上昇する信号
ＶOAを導体１０Ａに発生するが、この時の充電時間は、
Ｉ1とＣOとで決まる。ＭＯＳＦＥＴ４０Ａ及び４０Ｂを
含むインバータは、大きな容量性負荷をその出力導体４
２に有していないので、その信号ＶOAがインバータ４０
Ａ，４０Ｂのある適当なトリップ点に達した時、“１”
から“０”へのまたはその逆の急峻な遷移が現れること
になる。ＭＯＳＦＥＴ３９Ａ及び３９Ｂは、このＣＭＯ
Ｓインバータ４０Ａ，４０Ｂに直列に接続していて、こ
れにより、ＭＯＳＦＥＴ３９Ａ，４０Ａ、４０Ｂ及び３
９Ｂを通って＋Ｖと接地との間に低抵抗経路が生ずるよ
うな状態を防止するようにするが、その理由は、インバ
ータ３７Ａ，３７Ｂが導体３８に急峻な高速の遷移を発
生し、そしてこれが、導体１０Ａの信号がインバータ４
０Ａ，４０Ｂのトリップ点に達するよりもかなり前に、
ＭＯＳＦＥＴ３９Ａ及び３９Ｂの一方をオフにしそして
他方をオンとするからである。インバータ４１Ａ，４１
Ｂは、ＶO＊の急峻な遷移を生成する。
【００２９】このセルは、ＭＯＳＦＥＴ４５がそのゲー
トにハイ信号を受けると、導体１０Ａの電圧を接地へ引
っ張るため、リセットとなる。これは、ＶOをハイにセ
ットし、そしてこれは、次のセルのＭＯＳＦＥＴ３６の
動作をイネーブルすることになる。ＭＯＳＦＥＴ４５
は、この遅延セルの急速なリセット作用を提供するのに
使い、一方、ＭＯＳＦＥＴ３６は、その信号ＲＥＳＥＴ
が除去されて後ＶIがハイレベルからローレベルになる
まで、本セルをそのリセット状態に保つのに使うのであ
る。
トにハイ信号を受けると、導体１０Ａの電圧を接地へ引
っ張るため、リセットとなる。これは、ＶOをハイにセ
ットし、そしてこれは、次のセルのＭＯＳＦＥＴ３６の
動作をイネーブルすることになる。ＭＯＳＦＥＴ４５
は、この遅延セルの急速なリセット作用を提供するのに
使い、一方、ＭＯＳＦＥＴ３６は、その信号ＲＥＳＥＴ
が除去されて後ＶIがハイレベルからローレベルになる
まで、本セルをそのリセット状態に保つのに使うのであ
る。
【００３０】図４を参照して説明すると、図１（Ａ）の
ラッチ回路７０−１・・・７０−Ｘの各々は、１つのＣ
ＭＯＳインバータ７１Ａ，７１Ｂを有しており、このイ
ンバータは、ＲＥＳＥＴ入力信号を受け、そしてＣＭＯ
Ｓインバータ７２Ａ，７２Ｂの入力へ印加する出力信号
を発生する。ＮチャンネルＭＯＳＦＥＴ７２Ｂのソース
は、直列接続のＮチャンネルＭＯＳＦＥＴ７３，７４を
介して接地している。信号ＳＩ（セット禁止）は、ＭＯ
ＳＦＥＴ７３のゲートに対し印加し、そして信号Ｓ（セ
ット）は、ＭＯＳＦＥＴ７４のゲートに印加している。
インバータ７２Ａ，７２Ｂの出力は、導体７５によっ
て、ＣＭＯＳインバータ７６Ａ，７６Ｂの入力と、ＣＭ
ＯＳインバータ７７Ａ，７７Ｂの出力、並びにＰチャン
ネルＭＯＳＦＥＴ７８のドレインへ印加し、そしてこの
ＭＯＳＦＥＴ７８のソースは、＋Ｖに接続している。信
号ＲＥＳＥＴ＊は，ＭＯＳＦＥＴ７８のゲートに印加す
る。インバータ７６Ａ，７６Ｂの出力は、導体７９を介
してラッチ７０のＱ出力に与えると共に、インバータ７
７Ａ，７７Ｂの入力にも与える。
ラッチ回路７０−１・・・７０−Ｘの各々は、１つのＣ
ＭＯＳインバータ７１Ａ，７１Ｂを有しており、このイ
ンバータは、ＲＥＳＥＴ入力信号を受け、そしてＣＭＯ
Ｓインバータ７２Ａ，７２Ｂの入力へ印加する出力信号
を発生する。ＮチャンネルＭＯＳＦＥＴ７２Ｂのソース
は、直列接続のＮチャンネルＭＯＳＦＥＴ７３，７４を
介して接地している。信号ＳＩ（セット禁止）は、ＭＯ
ＳＦＥＴ７３のゲートに対し印加し、そして信号Ｓ（セ
ット）は、ＭＯＳＦＥＴ７４のゲートに印加している。
インバータ７２Ａ，７２Ｂの出力は、導体７５によっ
て、ＣＭＯＳインバータ７６Ａ，７６Ｂの入力と、ＣＭ
ＯＳインバータ７７Ａ，７７Ｂの出力、並びにＰチャン
ネルＭＯＳＦＥＴ７８のドレインへ印加し、そしてこの
ＭＯＳＦＥＴ７８のソースは、＋Ｖに接続している。信
号ＲＥＳＥＴ＊は，ＭＯＳＦＥＴ７８のゲートに印加す
る。インバータ７６Ａ，７６Ｂの出力は、導体７９を介
してラッチ７０のＱ出力に与えると共に、インバータ７
７Ａ，７７Ｂの入力にも与える。
【００３１】信号ＲＥＳＥＴが“１”に等しくなった場
合、ＰチャンネルＭＯＳＦＥＴ７２Ａがオンになり、こ
れが導体７５をハイに引っ張って、Ｑを“０”にする。
これによって、ＰチャンネルＭＯＳＦＥＴ７７Ａがオン
となり、これは導体７５をハイレベルへ引っ張る方向に
働き、これによりインバータ７６Ａ，７６Ｂとインバー
タ７７Ａ，７７Ｂとによって構成するラッチ部に“０”
をラッチさせる。ＲＥＳＥＴ＊であるその補数レベル
は、“０”に等しく、これはＰチャンネルＭＯＳＦＥＴ
７８をオンにして、上記と同じ効果を発生する。
合、ＰチャンネルＭＯＳＦＥＴ７２Ａがオンになり、こ
れが導体７５をハイに引っ張って、Ｑを“０”にする。
これによって、ＰチャンネルＭＯＳＦＥＴ７７Ａがオン
となり、これは導体７５をハイレベルへ引っ張る方向に
働き、これによりインバータ７６Ａ，７６Ｂとインバー
タ７７Ａ，７７Ｂとによって構成するラッチ部に“０”
をラッチさせる。ＲＥＳＥＴ＊であるその補数レベル
は、“０”に等しく、これはＰチャンネルＭＯＳＦＥＴ
７８をオンにして、上記と同じ効果を発生する。
【００３２】信号ＲＥＳＥＴが“０”となり、信号Ｓが
“１”となった場合、信号ＳＩが“１”に等しい状態
は、ＭＯＳＦＥＴ７３をオンにする。ＭＯＳＦＥＴ７２
Ｂは、インバータ７１Ａ，７１Ｂによってオンとなっ
て、導体７５をローに引っ張り、そしてこれは、インバ
ータ７６Ａ，７６Ｂに“１”を発生させ、Ｑが“１”と
なる。インバータ７７Ａは、その“１”を本回路７０の
ラッチ部にラッチさせる。
“１”となった場合、信号ＳＩが“１”に等しい状態
は、ＭＯＳＦＥＴ７３をオンにする。ＭＯＳＦＥＴ７２
Ｂは、インバータ７１Ａ，７１Ｂによってオンとなっ
て、導体７５をローに引っ張り、そしてこれは、インバ
ータ７６Ａ，７６Ｂに“１”を発生させ、Ｑが“１”と
なる。インバータ７７Ａは、その“１”を本回路７０の
ラッチ部にラッチさせる。
【００３３】次に、積分器回路２４の詳細については、
図５に示してある。この回路は、スピードアップ信号Ｓ
Ｕ及びこれの補数信号と、スローダウン信号ＳＤとその
論理補数信号とを受けるようになっており、そして導体
２４Ａにバイアス電流信号ＩLOOPを発生し、また導体４
６Ａに電流ＩLPFを発生する。導体８９には、あるＤＣ
基準電圧を印加するようになっている。
図５に示してある。この回路は、スピードアップ信号Ｓ
Ｕ及びこれの補数信号と、スローダウン信号ＳＤとその
論理補数信号とを受けるようになっており、そして導体
２４Ａにバイアス電流信号ＩLOOPを発生し、また導体４
６Ａに電流ＩLPFを発生する。導体８９には、あるＤＣ
基準電圧を印加するようになっている。
【００３４】積分器回路２４のこの実現形態は、比較的
単純であって、詳述する必要のないものである。ただ
し、この回路は、そのループの動的挙動を制御する機能
を果たすものであることに注意されたい。また、図７の
この構成の積分器回路に代えて、種々のその他の積分器
回路を使用できる、ということも理解されたい。
単純であって、詳述する必要のないものである。ただ
し、この回路は、そのループの動的挙動を制御する機能
を果たすものであることに注意されたい。また、図７の
この構成の積分器回路に代えて、種々のその他の積分器
回路を使用できる、ということも理解されたい。
【００３５】図１（Ａ）のＭＯＳＦＥＴ２６Ａは、Ｉ
LOOPを電圧ＶPBIASに変換して、これを各遅延セル１０
のＭＯＳＦＥＴ３５のゲート電極に与える（図５）。同
様に、ＭＯＳ２６Ｂは、電流ＩNBIASをバイアス電圧Ｖ
NBIASに変換して、各遅延セル１０のＮチャンネルにＭ
ＯＳＦＥＴ３６のゲート電極に与える。
LOOPを電圧ＶPBIASに変換して、これを各遅延セル１０
のＭＯＳＦＥＴ３５のゲート電極に与える（図５）。同
様に、ＭＯＳ２６Ｂは、電流ＩNBIASをバイアス電圧Ｖ
NBIASに変換して、各遅延セル１０のＮチャンネルにＭ
ＯＳＦＥＴ３６のゲート電極に与える。
【００３６】図６（位相検出器２１を示す）を参照する
と、ＣＫ信号は、Ｄ型フリップフロップ５０のクロック
入力に印加する。このフリップフロップ５０のＤ入力
は、ＮＡＮＤゲート５１の出力に接続しており、そして
このＮＡＮＤゲート５１の一方の入力は、そのフリップ
フロップ５０のＱ出力に導体５４を介して接続してい
る。この導体５４はさらに、インバータ５６の入力と２
入力ＮＡＮＤゲート５７に接続している。ＣＫ導体１９
は、Ｄ型フリップフロップ５２のＣＫ＊入力にも接続し
ている。このフリップフロップ５２のＤ入力は、２入力
ＮＡＮＤゲート５３の出力に接続しており、そしてこの
ＮＡＮＤゲート５３の一方の入力は、導体５５を介して
フリップフロップ５２のＱ出力に接続しまたＮＡＮＤ５
７の他方の入力にも接続している。信号ＩＮＩＴは、そ
れらのフリップフロップ５０，５２のＳ（セット）入力
に接続している。このＩＮＩＴの補数信号は、ＮＡＮＤ
ゲート５１、５３の各々の第２の入力に結合している。
と、ＣＫ信号は、Ｄ型フリップフロップ５０のクロック
入力に印加する。このフリップフロップ５０のＤ入力
は、ＮＡＮＤゲート５１の出力に接続しており、そして
このＮＡＮＤゲート５１の一方の入力は、そのフリップ
フロップ５０のＱ出力に導体５４を介して接続してい
る。この導体５４はさらに、インバータ５６の入力と２
入力ＮＡＮＤゲート５７に接続している。ＣＫ導体１９
は、Ｄ型フリップフロップ５２のＣＫ＊入力にも接続し
ている。このフリップフロップ５２のＤ入力は、２入力
ＮＡＮＤゲート５３の出力に接続しており、そしてこの
ＮＡＮＤゲート５３の一方の入力は、導体５５を介して
フリップフロップ５２のＱ出力に接続しまたＮＡＮＤ５
７の他方の入力にも接続している。信号ＩＮＩＴは、そ
れらのフリップフロップ５０，５２のＳ（セット）入力
に接続している。このＩＮＩＴの補数信号は、ＮＡＮＤ
ゲート５１、５３の各々の第２の入力に結合している。
【００３７】インバータ５６の出力は、Ｄ型フリップフ
ロップ５８のＤ入力に接続しておりそしてこのフリップ
フロップ５８のＱ出力は、Ｄ型フリップフロップ６０の
Ｄ入力に接続している。そのフリップフロップ５８のク
ロック入力は、インバータ５９の出力に接続しており、
そしてこのインバータ５９の入力は、図１（Ａ）のセク
ション３０から電流パルス信号ＩＰＵＬを受けるように
なっている。このＩＰＵＬの電圧パルスは、図５のロー
パスフィルタ２４の一部である積分器回路に含まれたチ
ャージポンプを駆動するのに使用する。この場合、ＩＰ
ＵＬは、図５のＳＵ及びＳＵ＊パルスをゲートする。
（ＩＰＵＬを必要としないローパスフィルタ／積分器回
路のその他の実現例も、容易に使用することができ
る。）。上記のＤ型フリップフロップ５０によって導体
５４には、信号ＣＫ２Ｐが発生する。
ロップ５８のＤ入力に接続しておりそしてこのフリップ
フロップ５８のＱ出力は、Ｄ型フリップフロップ６０の
Ｄ入力に接続している。そのフリップフロップ５８のク
ロック入力は、インバータ５９の出力に接続しており、
そしてこのインバータ５９の入力は、図１（Ａ）のセク
ション３０から電流パルス信号ＩＰＵＬを受けるように
なっている。このＩＰＵＬの電圧パルスは、図５のロー
パスフィルタ２４の一部である積分器回路に含まれたチ
ャージポンプを駆動するのに使用する。この場合、ＩＰ
ＵＬは、図５のＳＵ及びＳＵ＊パルスをゲートする。
（ＩＰＵＬを必要としないローパスフィルタ／積分器回
路のその他の実現例も、容易に使用することができ
る。）。上記のＤ型フリップフロップ５０によって導体
５４には、信号ＣＫ２Ｐが発生する。
【００３８】信号ＩＰＵＬは、フリップフロップ５８の
ＣＫ＊入力に接続している。フリップフロップ６０のＣ
Ｋ入力及びＣＫ＊入力は，それぞれＥＮＤ信号及びＥＮ
Ｄ＊信号に接続している。このフリップフロップ６０の
Ｑ出力は、Ｄ型フリップフロップ６２のＤ入力に接続
し、そしてこのフリップフロップ６２のＱ出力は、導体
６５を介して、ＮＯＲゲート６４の一方の入力とインバ
ータ６６の入力とに接続している。フリップフロップ６
２のＣＫ入力及びＣＫ＊入力は、信号ＣＫ２Ｐ及び信号
ＣＫ２Ｐ＊をそれぞれ受けるように接続している。フリ
ップフロップ５８，６０のＲ＊入力は、ＮＡＮＤゲート
５７の出力に接続している。また、フリップフロップ６
２のＲ＊入力は、ＩＮＩＴ＊信号を受けるように接続し
ている。ＩＰＵＬ＊信号は、ＮＯＲゲート６４の他方の
入力とＮＯＲゲート６７の一方の入力とに印加する。こ
のＮＯＲゲート６７の他方の入力は、インバータ６６の
出力に接続している。ＮＯＲゲート６４の出力は、スピ
ードアップ・パルスＳＵを導体２２に発生する。一方、
ＮＯＲゲート６７の出力は、導体２３にスローダウン・
パルスＳＤを発生する。
ＣＫ＊入力に接続している。フリップフロップ６０のＣ
Ｋ入力及びＣＫ＊入力は，それぞれＥＮＤ信号及びＥＮ
Ｄ＊信号に接続している。このフリップフロップ６０の
Ｑ出力は、Ｄ型フリップフロップ６２のＤ入力に接続
し、そしてこのフリップフロップ６２のＱ出力は、導体
６５を介して、ＮＯＲゲート６４の一方の入力とインバ
ータ６６の入力とに接続している。フリップフロップ６
２のＣＫ入力及びＣＫ＊入力は、信号ＣＫ２Ｐ及び信号
ＣＫ２Ｐ＊をそれぞれ受けるように接続している。フリ
ップフロップ５８，６０のＲ＊入力は、ＮＡＮＤゲート
５７の出力に接続している。また、フリップフロップ６
２のＲ＊入力は、ＩＮＩＴ＊信号を受けるように接続し
ている。ＩＰＵＬ＊信号は、ＮＯＲゲート６４の他方の
入力とＮＯＲゲート６７の一方の入力とに印加する。こ
のＮＯＲゲート６７の他方の入力は、インバータ６６の
出力に接続している。ＮＯＲゲート６４の出力は、スピ
ードアップ・パルスＳＵを導体２２に発生する。一方、
ＮＯＲゲート６７の出力は、導体２３にスローダウン・
パルスＳＤを発生する。
【００３９】上記の位相検出器２１は、ＣＫの１周期全
体を用いて、そのＣＫ周期中にＩＰＵＬパルスとＥＮＤ
パルスが発生するかについて判定し、そしてそれらが発
生する場合には、ＳＤ（スローダウン）パルスを発生す
る。そうでない場合には、ＳＵ（スピードアップ）パル
スを導体２２に発生する。そのＩＮＩＴ初期化パルス
は、パワーオン・リセット動作中にのみ生じるものであ
る。
体を用いて、そのＣＫ周期中にＩＰＵＬパルスとＥＮＤ
パルスが発生するかについて判定し、そしてそれらが発
生する場合には、ＳＤ（スローダウン）パルスを発生す
る。そうでない場合には、ＳＵ（スピードアップ）パル
スを導体２２に発生する。そのＩＮＩＴ初期化パルス
は、パワーオン・リセット動作中にのみ生じるものであ
る。
【００４０】この位相検出器２１の動作の最初のステッ
プは、フリップフロップ５８、６０のリセットである。
次に、ゲート５７、及びフリップフロップ５８、６０、
６２の作用は、ＩＰＵＬパルスの前縁の後にＥＮＤ信号
の前縁が続くという状態を検出することである。この状
態検出は、インバータ５６の出力の“１”がフリップフ
ロップ５８にラッチされることに応答して行う。ＥＮＤ
パルスの前縁のその“１”は、フリップフロップ６０に
ラッチする。信号ＣＫ２Ｐ＊の後縁よりも前にフリップ
フロップ６０の出力の“１”をラッチする場合、フリッ
プフロップ６２に“１”をラッチし、これによって、導
体６５にその結果の信号を与えることにより、遅延セル
１０での伝搬時間を増大させるためにＳＤ（スローダウ
ン）パルスを発生する必要がある、ということを示すこ
とになる。しかし、その他の場合には、“０”がフリッ
プフロップ６２内に残っており、これによって、ＳＵ
（スピードアップ）パルスで遅延セル１０での伝搬時間
を減少させるようにする。
プは、フリップフロップ５８、６０のリセットである。
次に、ゲート５７、及びフリップフロップ５８、６０、
６２の作用は、ＩＰＵＬパルスの前縁の後にＥＮＤ信号
の前縁が続くという状態を検出することである。この状
態検出は、インバータ５６の出力の“１”がフリップフ
ロップ５８にラッチされることに応答して行う。ＥＮＤ
パルスの前縁のその“１”は、フリップフロップ６０に
ラッチする。信号ＣＫ２Ｐ＊の後縁よりも前にフリップ
フロップ６０の出力の“１”をラッチする場合、フリッ
プフロップ６２に“１”をラッチし、これによって、導
体６５にその結果の信号を与えることにより、遅延セル
１０での伝搬時間を増大させるためにＳＤ（スローダウ
ン）パルスを発生する必要がある、ということを示すこ
とになる。しかし、その他の場合には、“０”がフリッ
プフロップ６２内に残っており、これによって、ＳＵ
（スピードアップ）パルスで遅延セル１０での伝搬時間
を減少させるようにする。
【００４１】図１（Ａ）の回路がＣＫの単一の立ち上が
りエッジに対して２組のパルスを発生しないようにする
ために、セクション３０は２つに分割して、第１のセク
ションが種々のタイミング信号を出力している間、他方
のセクションがリセットとなっているようにすることが
できる。また、「ドミノ」セクション３０をサブセクシ
ョン３０Ａと３０Ｂとに分割することは、このデバイス
全体の伝搬時間がクロック信号ＣＫの１つの周期内に確
実に収まるようにするために行う。“１”の伝搬がサブ
セクション３０Ａで生じている間サブセクション３０Ｂ
をリセットするための信号は、セクション３０Ａ内で得
るが、これは、ある選択したラッチ出力を用いそしてこ
れをサブセクション３０Ｂ内の遅延セル１０のＲ＊入力
へゲートすることにより行う。逆に、セクション３０Ｂ
で伝搬が生じている間セクション３０Ａをリセットする
ための信号は、セクション３０Ｂ内で得るようにし、こ
れは、セクション３０Ｂのある選択したラッチの出力を
取ってこれをサブセクション３０Ａ内の遅延セル１０の
Ｒ＊入力へゲートすることにより行う。
りエッジに対して２組のパルスを発生しないようにする
ために、セクション３０は２つに分割して、第１のセク
ションが種々のタイミング信号を出力している間、他方
のセクションがリセットとなっているようにすることが
できる。また、「ドミノ」セクション３０をサブセクシ
ョン３０Ａと３０Ｂとに分割することは、このデバイス
全体の伝搬時間がクロック信号ＣＫの１つの周期内に確
実に収まるようにするために行う。“１”の伝搬がサブ
セクション３０Ａで生じている間サブセクション３０Ｂ
をリセットするための信号は、セクション３０Ａ内で得
るが、これは、ある選択したラッチ出力を用いそしてこ
れをサブセクション３０Ｂ内の遅延セル１０のＲ＊入力
へゲートすることにより行う。逆に、セクション３０Ｂ
で伝搬が生じている間セクション３０Ａをリセットする
ための信号は、セクション３０Ｂ内で得るようにし、こ
れは、セクション３０Ｂのある選択したラッチの出力を
取ってこれをサブセクション３０Ａ内の遅延セル１０の
Ｒ＊入力へゲートすることにより行う。
【００４２】「ドミノ」回路３０での伝搬が早過ぎる場
合には、ＣＫがハイレベルからローレベルへ変化し終わ
る前にＥＮＤ信号が発生してしまう可能性がある。この
ようなことが生じる唯一の時期は、「ドミノ」回路３０
で伝搬が早過ぎてＳＤパルスが必要な場合である。図６
の回路は、同一のＣＫ周期中での多数のＩＰＵＬパルス
及びＥＮＤパルスを無視するように設計したものてあ
る。
合には、ＣＫがハイレベルからローレベルへ変化し終わ
る前にＥＮＤ信号が発生してしまう可能性がある。この
ようなことが生じる唯一の時期は、「ドミノ」回路３０
で伝搬が早過ぎてＳＤパルスが必要な場合である。図６
の回路は、同一のＣＫ周期中での多数のＩＰＵＬパルス
及びＥＮＤパルスを無視するように設計したものてあ
る。
【００４３】
【効果】以上に説明したアナログ・タイミング発生器回
路は、種々のビットがそれぞれに異なるセトリングタイ
ムをもっている（最上位のビットが最も長いセトリング
タイムをもち、そして下位のビットになるにつれセトリ
ングタイムが短くなる）ようなＣＭＯＳアナログ／ディ
ジタル変換器に使用した場合には、非常に有効なものと
なる。
路は、種々のビットがそれぞれに異なるセトリングタイ
ムをもっている（最上位のビットが最も長いセトリング
タイムをもち、そして下位のビットになるにつれセトリ
ングタイムが短くなる）ようなＣＭＯＳアナログ／ディ
ジタル変換器に使用した場合には、非常に有効なものと
なる。
【図１】（Ａ）は、本発明のアナログ・タイミング発生
器を示すブロック図であり、（Ｂ）は、（Ａ）の回路の
動作を説明するのに便利な回路のブロック図であり、
（Ｃ）は、（Ｂ）の回路の動作を説明するのに便利なタ
イミング図である。
器を示すブロック図であり、（Ｂ）は、（Ａ）の回路の
動作を説明するのに便利な回路のブロック図であり、
（Ｃ）は、（Ｂ）の回路の動作を説明するのに便利なタ
イミング図である。
【図２】図１（Ａ）のアナログ・タイミング発生器に含
まれた基本のタイミング・セルを示す概略回路図であ
る。
まれた基本のタイミング・セルを示す概略回路図であ
る。
【図３】図２のセルの１実現例の詳細な回路図である。
【図４】図１（Ａ）のブロック図に含まれたラッチ回路
の詳細を示す回路図である。
の詳細を示す回路図である。
【図５】図１（Ａ）の回路において利用したフィルタ回
路の詳細を示す回路図である。
路の詳細を示す回路図である。
【図６】図１（Ａ）に含まれた位相検出器回路の詳細な
回路図である。
回路図である。
【図７】図１（Ａ）のアナログ・タイミング発生器のシ
ステムの動作を説明するのに便利なタイミング図であ
る。
ステムの動作を説明するのに便利なタイミング図であ
る。
【図８】図１（Ａ）の回路における負荷とは独立のタイ
ミング・パルスの発生を例示するロジック回路図であ
る。
ミング・パルスの発生を例示するロジック回路図であ
る。
１０： 遅延セルアレイ １０−１〜１０−Ｎ： 遅延セル ２０： アナログ・タイミング発生器 ２１： 位相遅れ検出器 ２４： 積分器 ２６Ａ，２６Ｂ： ＭＯＳＦＥＴ ３０： セクション ３０Ａ，３０Ｂ： サブセクション ３２： ラッチ ７０： ラッチアレイ ７０−１〜７０−Ｘ： ラッチ ＳＵ： スピードアップ・パルス ＳＤ： スローダウン・パルス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図１】
【図３】
【図４】
【図５】
【図７】
【図８】
【図６】
フロントページの続き (72)発明者 マイケル・ジェイ・マクゴワン アメリカ合衆国アリゾナ州85741，タクソ ン，ウエスト・ムーンブルック・プレイス 2680
Claims (10)
- 【請求項１】 複数のタイミング信号を発生するタイミ
ング信号発生回路であって、 ａ） 複数の出力を有するタップ付き遅延線と、 ｂ） クロック信号を受けるように接続した第１の入力
と、前記遅延線の内の所定の部分でのある論理状態の伝
搬を示す指示信号を受けるため前記遅延線の出力に接続
した第２の入力と、前記指示信号の位相が前記クロック
信号の位相に対して進んでいるか遅れているかを示す調
節信号を発生する手段と、を有する位相検出器と、 ｃ） 前記クロック信号に応答して前記遅延線での前記
論理状態の伝搬を開始させる手段と、 ｄ） 前記各遅延線の各々に設けてあり、前記遅延線に
おける遅延を前記調節信号に応答して増減させて、前記
遅延線の内の前記所定部分を前記論理状態が伝搬するの
に要する時間が、前記クロック信号の１周期に等しくな
るようにする手段と、 から成るタイミング信号発生回路。 - 【請求項２】 複数のタイミング信号を発生するタイミ
ング信号発生回路であって、 ａ） カスケード接続の複数の遅延セルであって、各遅
延セルの入力が別の遅延セルの出力に接続した、複数の
遅延セルと、 ｂ） 複数のラッチであって、各ラッチがセット入力
と、リセット入力と、出力とを有している、複数のラッ
チと、 ｃ） 第１のラッチのセット入力を第１の遅延セルの出
力に接続して、前記第１ラッチの出力に生じるタイミン
グ・パルスの前縁の発生時点を決めるための第１の手段
と、 ｄ） 前記第１ラッチのリセット入力を第２の遅延セル
の出力に接続して、前記第１ラッチの出力に生じるタイ
ミング・パルスの後縁の発生時点を決める第２の手段
と、 ｅ） クロック信号を受けるように接続した第１の入力
と、所定数の前記遅延セルでのある論理状態の伝搬を示
す指示信号を受けるため第２の遅延セルの出力に接続し
た第２の入力と、前記指示信号の位相が前記クロック信
号の位相に対して進んでいるか遅れているかを示す調節
信号を発生する手段と、を有する位相検出器と、 ｆ） 前記クロック信号に応答して前記遅延セルでの前
記論理状態の伝搬を開始させる手段と、及び ｇ） 前記遅延セルの各々に設けてあり、該遅延セルで
の遅延を前記調節信号に応答して増減させて、前記論理
状態が前記所定数の前記遅延セルを伝搬するのに要する
時間が前記クロック信号の１周期に等しくなるようにす
る手段と、 から成るタイミング信号発生回路。 - 【請求項３】 請求項２に記載の回路であって、 前記遅延セルの各々が、 該遅延セルの出力に接続した入力を有する第１のインバ
ータであって、電流源と直列に接続した第１のインバー
タと、 該第１インバータの出力に接続していて該遅延セルのタ
ーンオン遅延を決めるコンデンサと、 前記第１インバータの出力に接続した入力を有してお
り、比較的急峻な出力信号の立ち上がりを発生する第２
のインバータと、 を含んでいる、タイミング信号発生回路。 - 【請求項４】 請求項２に記載の回路であって、 前記の位相検出器は、 前記指示信号の前縁が前記クロック信号の前記周期内に
生じたか否かについての検出を行い、そして前記クロッ
クの前記周期内に前記指示信号の後縁が生じた場合に、
前記遅延セルの各々の遅延を大きくさせる前記調節信号
を発生する手段、 を有している、タイミング信号発生回路。 - 【請求項５】 請求項１に記載の回路であって、前記第
１ラッチと第２ラッチの双方が、セット禁止入力を有し
ており、また前記第１遅延セルの出力が、前記第１ラッ
チと前記第２ラッチの内の一方の前記セット入力とその
他方の前記リセット入力とに接続していて、前記第１ラ
ッチの前記出力に対する重い負荷にも拘わらず前記第１
及び第２のラッチの出力に発生するタイミング・パルス
のオーバーラップを防止するようになった、タイミング
信号発生回路。 - 【請求項６】 請求項２に記載の回路であって、 前記調節信号を受けそしてこれを積分して制御信号を発
生する積分回路と、 前記制御信号を前記遅延セルの各々に与える手段と、 を有している、タイミング信号発生回路。 - 【請求項７】 複数のタイミング信号を発生するタイミ
ング信号発生方法であって、 ａ） クロック信号の始めに応答して、複数の出力を有
するタップ付き遅延線を通してのある論理状態の伝搬を
開始させる段階と、 ｂ） 前記遅延線の内の所定の部分での前記論理状態の
伝搬の完了を示す指示信号を発生する段階と、 ｃ） 前記指示信号の位相が前記クロック信号の位相に
対し進んでいるかあるいは遅れているかを示す調節信号
を発生するために前記クロック信号を受けるように接続
した第１の入力と前記指示信号を受けるように接続した
第２の入力とを有している位相検出器、を作動する段階
と、及び ｄ） 前記調節信号に応答して、前記遅延線の遅延を増
減させて、前記遅延線の前記所定部分を前記論理状態が
伝搬するのに要する時間が前記クロック信号の１周期に
等しくなるようにする段階と、 から成るタイミング信号発生方法。 - 【請求項８】 請求項７に記載の方法であって、 前記遅延線は、カスケード接続した複数の遅延セルであ
って、各遅延セルの入力が他の遅延セルの出力に接続し
た前記の複数の遅延セルと、セット入力とリセット入力
と出力とを各々有した複数のラッチと、含んでおり、 前記の方法が、 第１のラッチのセット入力を第１の遅延セルの出力に接
続して、前記第１ラッチの前記出力に発生するタイミン
グ・パルスの前縁の発生時点を決める段階と、 前記第１ラッチのリセット入力を第２の遅延セルの出力
に接続して、前記第１ラッチの前記出力に発生するタイ
ミング・パルスの後縁の発生時点を決める段階と、 を含むこと、を特徴とするタイミング信号発生方法。 - 【請求項９】 請求項８に記載の方法であって、 位相検出器を作動して、前記指示信号の前縁が前記クロ
ック信号の前記周期内に発生するかどうかについての検
出を行い、そして前記指示信号の後縁が前記クロック信
号の前記周期内に発生した場合に前記調節信号で前記遅
延セルの各々の遅延を増大させること、 を含むこと、を特徴とするタイミング信号発生方法。 - 【請求項１０】 請求項９に記載の方法であって、 前記の第１ラッチと第２ラッチの双方がセット禁止入力
を有しており、 前記の方法が、 前記第１遅延セルの出力を、前記第１ラッチ及び前記第
２ラッチの内の一方のセット入力とその他方のリセット
入力とに結合して、前記第１ラッチの前記出力の重い負
荷に拘わらず前記の第１及び第２のラッチの前記出力に
発生するタイミング・パルスのオーバーラップを防止す
ること、 を含むこと、を特徴とするタイミング信号発生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/603,900 US5159205A (en) | 1990-10-24 | 1990-10-24 | Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line |
| US603900 | 1990-10-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645883A true JPH0645883A (ja) | 1994-02-18 |
Family
ID=24417375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190302A Pending JPH0645883A (ja) | 1990-10-24 | 1991-07-30 | アナログ・タイミング発生器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5159205A (ja) |
| JP (1) | JPH0645883A (ja) |
| DE (1) | DE4125387A1 (ja) |
| FR (1) | FR2668669A1 (ja) |
| GB (1) | GB2249230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (44)
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| JPH10224212A (ja) * | 1997-02-05 | 1998-08-21 | Mitsubishi Electric Corp | フェイズロックループ回路 |
| US6133861A (en) | 1998-05-20 | 2000-10-17 | Marvell Technology Group | Selectable delay circuit having immunity to variations in fabrication and operating condition for write precompensation in a read/write channel |
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| DE10057905A1 (de) * | 2000-11-21 | 2002-06-06 | Micronas Gmbh | Phasenregelkreis mit Verzögerungselement |
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