JPH01264264A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01264264A JPH01264264A JP63091526A JP9152688A JPH01264264A JP H01264264 A JPH01264264 A JP H01264264A JP 63091526 A JP63091526 A JP 63091526A JP 9152688 A JP9152688 A JP 9152688A JP H01264264 A JPH01264264 A JP H01264264A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- polycrystalline silicon
- gate electrode
- electrodes
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に高集積化に好適な高信
頼度高速ＭＩＳ型半導体装置に関する。
頼度高速ＭＩＳ型半導体装置に関する。
従来ゲートとソース・ドレインをオーバラップさせたＬ
ＤＤ （ライトリ ドープト ドレイン；Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型Ｍ Ｉ Ｓ （Ｍｅｔ
ａｌ −Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ） Ｆ Ｅ Ｔについては。
ＤＤ （ライトリ ドープト ドレイン；Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型Ｍ Ｉ Ｓ （Ｍｅｔ
ａｌ −Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ） Ｆ Ｅ Ｔについては。
アイ・イー・デイ−・エム １９８６．テクニカル・ダ
イジェスト（１９８６年）第７４２頁から第７４５頁（
丁Ｅ Ｄ Ｍ １９８６ 、 ＴｅｃｈｎｉｃａｌＤ
ｉｇｅｓｔ（１９８６）ＰＰ７４２−７４５）において
論じられている。
イジェスト（１９８６年）第７４２頁から第７４５頁（
丁Ｅ Ｄ Ｍ １９８６ 、 ＴｅｃｈｎｉｃａｌＤ
ｉｇｅｓｔ（１９８６）ＰＰ７４２−７４５）において
論じられている。
上記従来技術はソース抵抗の低減の効果について最−適
化が配慮されておらず、まだソース抵抗が高いという問
題があった。また、ゲートがオフの状態で起こるゲート
電極下のドレイン領域の表面反転層の゛形成及びそれに
起因する価電子帯、伝導帯間での電子のトンネル現象に
よるリーク電流の増大について配慮がなされておらず、
ダイナミック回路への適用が困難という問題があった。
化が配慮されておらず、まだソース抵抗が高いという問
題があった。また、ゲートがオフの状態で起こるゲート
電極下のドレイン領域の表面反転層の゛形成及びそれに
起因する価電子帯、伝導帯間での電子のトンネル現象に
よるリーク電流の増大について配慮がなされておらず、
ダイナミック回路への適用が困難という問題があった。
本発明の目的はこれらの問題を同時に解決することにあ
る。
る。
上記目的は、ソース・ドレイン部にオーバラップした部
分のゲート電極の仕事関数を、チャネル部の電極のそれ
と異なるものにする事により、達成される。
分のゲート電極の仕事関数を、チャネル部の電極のそれ
と異なるものにする事により、達成される。
第１図（ａ）は本発明をｎチャネルＭＯ３ＦＥＴを適用
した場合の基本的な構成を示す断面図である。
した場合の基本的な構成を示す断面図である。
第１電極５及び第２電極６をいずれもｐ型不純物である
ホウ素をドープした縮退した多結晶シリコンで形成した
場合１図中Ａ−Ａ’で示した断面のエネルギ帯のダイヤ
グラフは第１図（ｂ）の如くなる。但し、ここではフラ
ットバンド状態を想定している。今、Ｖ ａ ＝ Ｖ
ｇ ＝ ５ Ｖという高電流動作状態でのソース側を考
える。エネルギ帯のダイヤグラムは第１図（Ｑ）の様に
なるｍｎ−″ソース領域の表面は電荷の蓄積層が形成さ
れる。この蓄積層の形成によりソースのｎ−領域の寄生
抵抗が低減される。ここでゲート材料としてｎ型にドー
プした縮退した多結晶ポリシリコンを用いると仕事関数
がｐ型の場合に比べ約１ｖ低いので、ｎ−ソース領域の
エネルギ帯の曲がりが大きくなり、第１図（ｄ）の様に
蓄積電荷量が増大する。この様にゲート電極の仕事関数
を小さくすればソースの寄生抵抗を下げる事ができる。
ホウ素をドープした縮退した多結晶シリコンで形成した
場合１図中Ａ−Ａ’で示した断面のエネルギ帯のダイヤ
グラフは第１図（ｂ）の如くなる。但し、ここではフラ
ットバンド状態を想定している。今、Ｖ ａ ＝ Ｖ
ｇ ＝ ５ Ｖという高電流動作状態でのソース側を考
える。エネルギ帯のダイヤグラムは第１図（Ｑ）の様に
なるｍｎ−″ソース領域の表面は電荷の蓄積層が形成さ
れる。この蓄積層の形成によりソースのｎ−領域の寄生
抵抗が低減される。ここでゲート材料としてｎ型にドー
プした縮退した多結晶ポリシリコンを用いると仕事関数
がｐ型の場合に比べ約１ｖ低いので、ｎ−ソース領域の
エネルギ帯の曲がりが大きくなり、第１図（ｄ）の様に
蓄積電荷量が増大する。この様にゲート電極の仕事関数
を小さくすればソースの寄生抵抗を下げる事ができる。
次に■「＝ｏ■、■、＝５ｖという状態でのドレイン側
を考える。まずｐ型にドープした多結晶シリコンゲート
な極の場合のエネルギ帯のダイヤグラムは第１図（ｅ）
の如くである。ｎ−シリコンのエネルギ帯の曲がりが大
きいため、ｎ−領域の表面は反転層を形成し１図中に矢
印で示した様に価電子帯から伝導帯への電子のトンネル
現象が起こり、これに起因する電流がもれ電流として観
測される事になる。−力筒１図（ｆ）に示した様にｎ型
にドープした多結晶シリコンゲート電極を用いた場合、
エネルギ帯の曲がりは抑えられ、このもれ電流が抑えら
れる。
を考える。まずｐ型にドープした多結晶シリコンゲート
な極の場合のエネルギ帯のダイヤグラムは第１図（ｅ）
の如くである。ｎ−シリコンのエネルギ帯の曲がりが大
きいため、ｎ−領域の表面は反転層を形成し１図中に矢
印で示した様に価電子帯から伝導帯への電子のトンネル
現象が起こり、これに起因する電流がもれ電流として観
測される事になる。−力筒１図（ｆ）に示した様にｎ型
にドープした多結晶シリコンゲート電極を用いた場合、
エネルギ帯の曲がりは抑えられ、このもれ電流が抑えら
れる。
以上述べてきた様に、いずれの問題に関してもｎ′″ソ
ース・ドレイン領域上のゲート電極の仕事関数は小さい
方が好ましい。以上の説明では、ｐ＋ゲートとｎ＋ゲー
トでの比較を行なったが、その他の金属ゲートであって
も上の考察があてはまる。また、ｐチャネルＭＯ３の場
合は、電圧の極性が逆のため、ｐ−ソース・ドレイン領
域上のゲート電極の仕事関数は大きい方が良い事になる
。
ース・ドレイン領域上のゲート電極の仕事関数は小さい
方が好ましい。以上の説明では、ｐ＋ゲートとｎ＋ゲー
トでの比較を行なったが、その他の金属ゲートであって
も上の考察があてはまる。また、ｐチャネルＭＯ３の場
合は、電圧の極性が逆のため、ｐ−ソース・ドレイン領
域上のゲート電極の仕事関数は大きい方が良い事になる
。
チャネル部のゲート電極も同じ指針でその材料を決めて
差しつかえないが、現実にはゲート電極の抵抗の観点か
ら仕事関数のある程度大きい材料。
差しつかえないが、現実にはゲート電極の抵抗の観点か
ら仕事関数のある程度大きい材料。
例えばタングステンやモリブデン等の金属等が使われる
。こうした場合にソース・ドレイン部のオーバラップし
たゲート電極を仕事関数の低い材料に変える事により、
ソース抵抗、ゲート誘起のもれ電流の問題を両方改善で
きる。
。こうした場合にソース・ドレイン部のオーバラップし
たゲート電極を仕事関数の低い材料に変える事により、
ソース抵抗、ゲート誘起のもれ電流の問題を両方改善で
きる。
以下１本発明の実施例を図を用いて、説明する。
実施例１
ｐ型Ｓｉ基板１上に熱酸化法で１０ｎｍ程度のＳ ｊ、
Ｏｚ膜２を成長し、その上にスパッタ法で第１のゲー
ト電極となるタングステン５を２５０ｎｍ堆積する。こ
の材料は、タングステンに限らずモリブデン等でも良い
。
Ｏｚ膜２を成長し、その上にスパッタ法で第１のゲー
ト電極となるタングステン５を２５０ｎｍ堆積する。こ
の材料は、タングステンに限らずモリブデン等でも良い
。
写真蝕刻法あるいは電子線描画技術を用いてゲートをパ
タニングした後、低濃度のソース・ドレイン拡散層３を
形成する。この時の断面構造が第２図（ａ）である。
タニングした後、低濃度のソース・ドレイン拡散層３を
形成する。この時の断面構造が第２図（ａ）である。
更に、ＣＶＤ法で全面に多結晶シリコン膜を２００ｎｍ
堆積し、８７５℃でリンを拡散してｎ型化する。異方性
エツチングでこの多結晶シリコンをエツチングするとゲ
ート側壁部にのみ多結晶シリコンが残り、第１のタング
ステンゲートと導通のとれた第２のゲートが形成される
（第２図（ｂ−））。
堆積し、８７５℃でリンを拡散してｎ型化する。異方性
エツチングでこの多結晶シリコンをエツチングするとゲ
ート側壁部にのみ多結晶シリコンが残り、第１のタング
ステンゲートと導通のとれた第２のゲートが形成される
（第２図（ｂ−））。
この後、第１及び第２のゲート電極をマスクに高濃度拡
散Ｍ４を形成する。これにより第２図（Ｑ）の如き構造
が得られる。
散Ｍ４を形成する。これにより第２図（Ｑ）の如き構造
が得られる。
本実施例により、ゲートの抵抗が低く、高耐圧であり且
つ、ソース抵抗が低く、ゲート誘起のもれ電流も少ない
デバイスが得られる。
つ、ソース抵抗が低く、ゲート誘起のもれ電流も少ない
デバイスが得られる。
実施例２
実施例１と同様に低濃度ソース・ドレイン領域までを形
成する。その後、Ｈｘ ＯとＨｚの雰囲気中で熱処理す
る事により拡散層上に５ｉＯｚ７を成長させる。この時
、タングステンの第１ゲート電極５は酸化されない。そ
の後は、実施例１と同様のプログラムを経て第３図の如
き構造が得られる。
成する。その後、Ｈｘ ＯとＨｚの雰囲気中で熱処理す
る事により拡散層上に５ｉＯｚ７を成長させる。この時
、タングステンの第１ゲート電極５は酸化されない。そ
の後は、実施例１と同様のプログラムを経て第３図の如
き構造が得られる。
本実施例により、低濃度ソース・ドレイン拡散層３の形
成時の損傷を回復する事ができ、また、第２電極下のＳ
ｉ Ｏ２膜厚７が厚いのでゲートとソース・ドレイン
間のオーバラップ容量が低減できる。
成時の損傷を回復する事ができ、また、第２電極下のＳ
ｉ Ｏ２膜厚７が厚いのでゲートとソース・ドレイン
間のオーバラップ容量が低減できる。
実施例３
Ｐ型Ｓｊ基板上に熱酸化法で１０ｎｍ程度の５ｉ（）ｚ
膜２を成長し、その上にスパッタ法で第１ゲート電極と
なるタングステン５を２５０ｎｍ堆積する。この材料は
モリブデン等でも良い、更にＣＶＤ法で全面に５ｉＯｚ
８を３００ｎｍ程度堆積する。写式蝕刻法あるいは電子
線描画技術を用いて、この２層膜を所望の形状にパタニ
ングする。その後は実施例２と同様のプロセスで第４図
の如き構造を得る。
膜２を成長し、その上にスパッタ法で第１ゲート電極と
なるタングステン５を２５０ｎｍ堆積する。この材料は
モリブデン等でも良い、更にＣＶＤ法で全面に５ｉＯｚ
８を３００ｎｍ程度堆積する。写式蝕刻法あるいは電子
線描画技術を用いて、この２層膜を所望の形状にパタニ
ングする。その後は実施例２と同様のプロセスで第４図
の如き構造を得る。
本実施例によれば、ソース・ドレイン形成の為のイオン
打込み時に、イオンが５ｉＯｚ中で停止するので、タン
グステンを突き抜ける心配がなくなる。
打込み時に、イオンが５ｉＯｚ中で停止するので、タン
グステンを突き抜ける心配がなくなる。
本発明によれば、低ソース抵抗により大電流を流せ、も
れ電流も少ない高耐圧のＭＩＳＦＥＴが実現できるので
、ＭＴＳＦＥＴの微細化に極めて大きな効果を有する。
れ電流も少ない高耐圧のＭＩＳＦＥＴが実現できるので
、ＭＴＳＦＥＴの微細化に極めて大きな効果を有する。
第１図は、本発明の基本構造断面とその原理を説明する
ためのバンド構造図、第２図は本発明の実施例になる半
導体装置の製造工程を説明する断面図、第３図、第４図
は本発明の他の実施例になる半導体装置の断面図である
。 １・・・ｐ型Ｓｉ、２・・・ゲート絶縁膜、コ３・・・
ｎ−拡散領域、４・・・ｎ十拡散領域、５・・・第１ゲ
ート電極、罵 １ 図 ｂ 物へ２ケ二−ト電イヨｋ ｆ １ 図 ηＺ図 １ Ｐ−ｒｓ、基し）；ｉ：づ ｚＳ、ρ２ ３ｎ−→威 １１、 ｎ’領域 ５ ７シフ′ステシ 乙 〆ｉｆ舌ｈ）９コン Ｚ３図 不 ４ 層 ７ Ｓｉρ２ Ｂ； ５ｔｌ）ｚ
ためのバンド構造図、第２図は本発明の実施例になる半
導体装置の製造工程を説明する断面図、第３図、第４図
は本発明の他の実施例になる半導体装置の断面図である
。 １・・・ｐ型Ｓｉ、２・・・ゲート絶縁膜、コ３・・・
ｎ−拡散領域、４・・・ｎ十拡散領域、５・・・第１ゲ
ート電極、罵 １ 図 ｂ 物へ２ケ二−ト電イヨｋ ｆ １ 図 ηＺ図 １ Ｐ−ｒｓ、基し）；ｉ：づ ｚＳ、ρ２ ３ｎ−→威 １１、 ｎ’領域 ５ ７シフ′ステシ 乙 〆ｉｆ舌ｈ）９コン Ｚ３図 不 ４ 層 ７ Ｓｉρ２ Ｂ； ５ｔｌ）ｚ
Claims (1)
- １、ＭＩＳ（メタル インシュレータ セミコンダクタ
：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）型電界効果トランジスタにおいて、ゲート
電極が異なる仕事関数を有し、、互いに導通のとれた２
つの電極により構成され、第１のゲート電極がチャネル
部の上に存在し、第２のゲート電極が低濃度ソース・ド
レイン領域上に存在することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091526A JPH01264264A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091526A JPH01264264A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01264264A true JPH01264264A (ja) | 1989-10-20 |
Family
ID=14028872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091526A Pending JPH01264264A (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01264264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116171A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | Ｍｏｓトランジスタの製造方法 |
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| KR100436287B1 (ko) * | 2001-11-17 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
-
1988
- 1988-04-15 JP JP63091526A patent/JPH01264264A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116171A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | Ｍｏｓトランジスタの製造方法 |
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| KR100436287B1 (ko) * | 2001-11-17 | 2004-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
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