JPH04115538A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04115538A JPH04115538A JP23871090A JP23871090A JPH04115538A JP H04115538 A JPH04115538 A JP H04115538A JP 23871090 A JP23871090 A JP 23871090A JP 23871090 A JP23871090 A JP 23871090A JP H04115538 A JPH04115538 A JP H04115538A
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- Japan
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- gate
- gate electrode
- drain
- semiconductor device
- diffusion layer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にＬ Ｄ Ｄ （Ｌｉｇ
ｈｔＩｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＭＯ
Ｓ形電界効果トランジスタ（以下、ＭＯＳ Ｆ ＥＴと
略称する）の改良に関するものである。
ｈｔＩｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＭＯ
Ｓ形電界効果トランジスタ（以下、ＭＯＳ Ｆ ＥＴと
略称する）の改良に関するものである。
従来技術により形成されたＬＤＤ型ＭＯＳＦＥＴの基本
構造を第２図に示して説明する。図において、１はゲー
ト電極、２はゲート酸化膜、３は素子分離の酸化膜、８
は酸化膜よりなるサイドウオールである。また５ａ、５
ｂは低濃度不純物のＮ−（又はＰ−）拡散層、１０ａ、
１０ｂは高濃度不純物のＮ”（又はＰ”）拡散層であり
、例えばＰ形シリコン基板１１上にゲート電極１をパタ
ーンニングして形成した後、Ｎ−拡散層５ａ、５ｂとし
て砒素をイオン注入する。次いでゲート電極１の側面に
サイドウオール８を形成し、その後、Ｎ゛拡散層１０ａ
、１０ｂをドレイン、ソースとして形成することにより
、これらドレイン、ソース近傍にそれぞれＮ−拡散層６
ａ、６ｂが形成されたＬＤＤ構造のＭＯＳＦＥＴが作成
されている。
構造を第２図に示して説明する。図において、１はゲー
ト電極、２はゲート酸化膜、３は素子分離の酸化膜、８
は酸化膜よりなるサイドウオールである。また５ａ、５
ｂは低濃度不純物のＮ−（又はＰ−）拡散層、１０ａ、
１０ｂは高濃度不純物のＮ”（又はＰ”）拡散層であり
、例えばＰ形シリコン基板１１上にゲート電極１をパタ
ーンニングして形成した後、Ｎ−拡散層５ａ、５ｂとし
て砒素をイオン注入する。次いでゲート電極１の側面に
サイドウオール８を形成し、その後、Ｎ゛拡散層１０ａ
、１０ｂをドレイン、ソースとして形成することにより
、これらドレイン、ソース近傍にそれぞれＮ−拡散層６
ａ、６ｂが形成されたＬＤＤ構造のＭＯＳＦＥＴが作成
されている。
かるＬＤＤ構造のＭＯＳＦＥＴは、一方のＮ“拡散層１
０ａをドレイン、他方のＮ゛拡散層１０ｂをソースとな
るような回路を形成した場合、キャリア（ＮＭＯＳの場
合は電子、ＰＭＯＳの場合は正孔）がソースからドレイ
ンに流れる際に、Ｎ゛拡散層１０ａのゲート寄りに形成
されたＮ−拡散層６ａの存在により、ドレイン近傍の水
平方向の電界が緩和され、ホットキャリアの発生及びＭ
ＯＳＦＥＴの劣化を抑制することができる。
０ａをドレイン、他方のＮ゛拡散層１０ｂをソースとな
るような回路を形成した場合、キャリア（ＮＭＯＳの場
合は電子、ＰＭＯＳの場合は正孔）がソースからドレイ
ンに流れる際に、Ｎ゛拡散層１０ａのゲート寄りに形成
されたＮ−拡散層６ａの存在により、ドレイン近傍の水
平方向の電界が緩和され、ホットキャリアの発生及びＭ
ＯＳＦＥＴの劣化を抑制することができる。
しかし、従来のＬＤＤ型ＭＯ５ＦＥＴでは、充分に水平
方向電界を低くすることができず、またドレイン近傍と
同じようにソース近傍でも不純物濃度の低いＮ−拡散層
６ｂが形成されているため、その領域の抵抗が高く、ソ
ース、ドレイン間の電流がＬＤＤ型でない構造のものに
比べて減少する。
方向電界を低くすることができず、またドレイン近傍と
同じようにソース近傍でも不純物濃度の低いＮ−拡散層
６ｂが形成されているため、その領域の抵抗が高く、ソ
ース、ドレイン間の電流がＬＤＤ型でない構造のものに
比べて減少する。
また素子の動作速度が遅くなったり、あるいはパンチス
ルーが起こり易くなる等の問題点があった。
ルーが起こり易くなる等の問題点があった。
本発明は上記のような問題点を解決するためになされた
もので、従来のＬＤＤ構造のＭＯＳＦＥＴより更に水平
方向の電界を緩和することにより、信頼性の高い半導体
装置を得ることを目的とする。
もので、従来のＬＤＤ構造のＭＯＳＦＥＴより更に水平
方向の電界を緩和することにより、信頼性の高い半導体
装置を得ることを目的とする。
本発明に係る半導体装置は、ＭＯＳＦＥＴのゲート電極
のドレイン側にこのゲート電極と電気的に絶縁されたサ
イドゲートを設け、このサイドゲートに対して前記ゲー
ト電極と異なる電圧をかけてドレイン近傍の電界を緩和
するようにしたものである。
のドレイン側にこのゲート電極と電気的に絶縁されたサ
イドゲートを設け、このサイドゲートに対して前記ゲー
ト電極と異なる電圧をかけてドレイン近傍の電界を緩和
するようにしたものである。
本発明の別の発明に係る半導体装置は、上記のものにお
いて、高濃度不純物の拡散層をＭＯＳＦＥＴのソース側
に設けたものである。
いて、高濃度不純物の拡散層をＭＯＳＦＥＴのソース側
に設けたものである。
本発明においては、サイドゲートはＭＯＳＦＥＴとして
各々ＰＭＯＳ，ＮＭＯＳについて最適な電圧を掛けるこ
とにより、ドレイン近傍の水平方向電界を緩和し、ホッ
トキャリアの発生及びＭＯＳＦＥＴの素子特性の劣化を
抑制する。
各々ＰＭＯＳ，ＮＭＯＳについて最適な電圧を掛けるこ
とにより、ドレイン近傍の水平方向電界を緩和し、ホッ
トキャリアの発生及びＭＯＳＦＥＴの素子特性の劣化を
抑制する。
また、本発明の別の発明においては、ソース側に高濃度
不純物の拡散層を設けることにより、素子の動作速度を
より速く、またパンチスルー耐量を改善する。
不純物の拡散層を設けることにより、素子の動作速度を
より速く、またパンチスルー耐量を改善する。
以下、本発明を図面に示す実施例に基づし・て詳細に説
明する。
明する。
第１図は本発明の一実施例による半導体装置の製造方法
の各工程における断面図を示したものである。第１図に
おいて、１はゲート電極、２はゲート酸化膜、３は素子
分離の酸化膜、４はゲート電極１の上面や、ゲート側壁
、シリコン基板１１上に形成された薄い酸化膜、５はポ
リシリコンからなるサイドゲート、６ａ、６ｂは各々ド
レイン側、ソース側のＬＤＤ構造を成す低濃度不純物の
拡散層である。また、７はドレイン側のみサイドゲート
５を残してソース側のサイドゲート５をエツチングする
ためのレジスト、９はソース側のみに形成した高濃度不
純物の拡散層であり、この層９は、ＮＭＯＳの場合はＮ
゛層、ＰＭＯＳの場合はＰ“層である。また、８は酸化
膜よりなるサイドウオールであり、１０ａ、１０ｂはこ
のサイドウオール８をマスクとしてソース／ドレイン領
域各々に形成された高濃度不純物の拡散層であり、この
層１０ａ、１０ｂは、ＮＭＯＳの場合はＮ３層、ＰＭＯ
Ｓの場合はＰ゛層である。なお、図中同一符号は同一ま
たは相当部分をしている。
の各工程における断面図を示したものである。第１図に
おいて、１はゲート電極、２はゲート酸化膜、３は素子
分離の酸化膜、４はゲート電極１の上面や、ゲート側壁
、シリコン基板１１上に形成された薄い酸化膜、５はポ
リシリコンからなるサイドゲート、６ａ、６ｂは各々ド
レイン側、ソース側のＬＤＤ構造を成す低濃度不純物の
拡散層である。また、７はドレイン側のみサイドゲート
５を残してソース側のサイドゲート５をエツチングする
ためのレジスト、９はソース側のみに形成した高濃度不
純物の拡散層であり、この層９は、ＮＭＯＳの場合はＮ
゛層、ＰＭＯＳの場合はＰ“層である。また、８は酸化
膜よりなるサイドウオールであり、１０ａ、１０ｂはこ
のサイドウオール８をマスクとしてソース／ドレイン領
域各々に形成された高濃度不純物の拡散層であり、この
層１０ａ、１０ｂは、ＮＭＯＳの場合はＮ３層、ＰＭＯ
Ｓの場合はＰ゛層である。なお、図中同一符号は同一ま
たは相当部分をしている。
次に、上記実施例による半導体装置の製造方法を第１図
を参照して説明する。
を参照して説明する。
まず第１図（ａ）に示すように、シリコン基板１１上に
ゲート酸化膜２を形成し、その上にゲート電極材料を堆
積した後、パターンニングを行ないＭＯＳＦＥＴのゲー
ト電極ｌを形成する。次に、第１図（ｂ）に示すように
、シリコン基板１１．ゲート電極１上、及びゲート側壁
に薄い酸化膜４を形成する。次いで、その上にポリシリ
コンを全面デポットするとともにエツチングを行ない、
第１図（Ｃ）に示すように、メインゲートとしてのゲー
ト電極１の側壁にサイドゲート５を形成する。その後、
上面からイオン注入１２を行ない、低濃度不純物の拡散
層６ａ、６ｂとして、ＮＭＯＳの場合はＮ４層、ＰＭＯ
Ｓの場合にはＰ−層を形成する。
ゲート酸化膜２を形成し、その上にゲート電極材料を堆
積した後、パターンニングを行ないＭＯＳＦＥＴのゲー
ト電極ｌを形成する。次に、第１図（ｂ）に示すように
、シリコン基板１１．ゲート電極１上、及びゲート側壁
に薄い酸化膜４を形成する。次いで、その上にポリシリ
コンを全面デポットするとともにエツチングを行ない、
第１図（Ｃ）に示すように、メインゲートとしてのゲー
ト電極１の側壁にサイドゲート５を形成する。その後、
上面からイオン注入１２を行ない、低濃度不純物の拡散
層６ａ、６ｂとして、ＮＭＯＳの場合はＮ４層、ＰＭＯ
Ｓの場合にはＰ−層を形成する。
次に第１図（ｄ）に示すように、ドレインとなる領域の
みにレジスト７をパターンニングし、ソース側に残って
いたポリシリコンのサイドゲート５を除去する。この後
、イオン注入１３によりソース側のみに高濃度不純物の
拡散層９として、ＮＭＯ８の場合はＮ゛層、ＰＭＯＳの
場合にはＰ＋層を形成する。このとき、その層９の領域
は不純物濃度の低い拡散層６ｂの領域を完全にオーバー
しており、ソース側は薄い拡散層領域がない状態となる
。
みにレジスト７をパターンニングし、ソース側に残って
いたポリシリコンのサイドゲート５を除去する。この後
、イオン注入１３によりソース側のみに高濃度不純物の
拡散層９として、ＮＭＯ８の場合はＮ゛層、ＰＭＯＳの
場合にはＰ＋層を形成する。このとき、その層９の領域
は不純物濃度の低い拡散層６ｂの領域を完全にオーバー
しており、ソース側は薄い拡散層領域がない状態となる
。
次いでレジスト７を除去後、ＣＶＤ酸化膜を全面に堆積
してエッチバンクを行ない、第１図ｔｅｌに示すように
、ゲート側壁にサイドウオール８を形成した後、この領
域をマスクとしてイオン注入１４により高濃度不純物の
拡散層（ＮＭＯＳの場合にＮ４層、ＰＭＯＳの場合には
Ｐ＋層）１０ａ、１０ｂを形成する。これにより同図（
ｅｌに示すＬＤＤ構造のＭＯＳ Ｆ ＥＴが完了する。
してエッチバンクを行ない、第１図ｔｅｌに示すように
、ゲート側壁にサイドウオール８を形成した後、この領
域をマスクとしてイオン注入１４により高濃度不純物の
拡散層（ＮＭＯＳの場合にＮ４層、ＰＭＯＳの場合には
Ｐ＋層）１０ａ、１０ｂを形成する。これにより同図（
ｅｌに示すＬＤＤ構造のＭＯＳ Ｆ ＥＴが完了する。
このように、上記実施例構造のＭＯＳ Ｆ ＥＴによる
と、そのデバイスの駆動に際しては、ゲート電極１つま
りメインゲート１とサイドゲート５に独立して別々の電
圧を印加し、ＰＭＯＳの場合にはサイドゲート５の電圧
がメインゲート１の電圧により、立上がり時、立下がり
時に、−ｏ、ｉｖ〜０．３Ｖの間の最適に特定の電圧骨
だけ低くなるように設定する。またＮＭＯＳに対しては
サイドゲート５に電圧がメインゲート１の電圧により、
立上がり時、立下がり時に、０．１Ｖ〜０．３■の間の
最適の特定電圧骨だけ高くなるように設定する。
と、そのデバイスの駆動に際しては、ゲート電極１つま
りメインゲート１とサイドゲート５に独立して別々の電
圧を印加し、ＰＭＯＳの場合にはサイドゲート５の電圧
がメインゲート１の電圧により、立上がり時、立下がり
時に、−ｏ、ｉｖ〜０．３Ｖの間の最適に特定の電圧骨
だけ低くなるように設定する。またＮＭＯＳに対しては
サイドゲート５に電圧がメインゲート１の電圧により、
立上がり時、立下がり時に、０．１Ｖ〜０．３■の間の
最適の特定電圧骨だけ高くなるように設定する。
従って、メインゲート１のドレイン側に設けたサイドゲ
ート５の領域の電圧をメインゲート１の電圧から０゜１
〜０．３Ｖシフトさせることにより、ドレイン近傍の水
平方向の電界を緩和できる。
ート５の領域の電圧をメインゲート１の電圧から０゜１
〜０．３Ｖシフトさせることにより、ドレイン近傍の水
平方向の電界を緩和できる。
さらに、ソース領域の不純物濃度の低い拡散層領域をな
（して高濃度不純物の拡散層９を設けることによって、
従来例のＬＤＤ構造のものに比べて、より多くのソース
・ドレイン間電流を得ることができ、素子の動作速度を
速くすることができる。
（して高濃度不純物の拡散層９を設けることによって、
従来例のＬＤＤ構造のものに比べて、より多くのソース
・ドレイン間電流を得ることができ、素子の動作速度を
速くすることができる。
なお、上記実施例ではＰＭＯ５についてもＬＤＤ構造と
なるように形成したが、不純物濃度の低い拡散層５ａ、
５ｂを形成しない場合でもサイドウオールの電界の効果
については上記実施例と同様の効果を奏する。
なるように形成したが、不純物濃度の低い拡散層５ａ、
５ｂを形成しない場合でもサイドウオールの電界の効果
については上記実施例と同様の効果を奏する。
以上のように本発明によれば、ＭＯＳＦＥＴのゲート電
極のドレイン側にサイドゲートを設け、このサイドゲー
トにゲート電極と異なる電圧を印加するようにしたので
、ドレイン近傍の水平方向電界が下がってホットキャリ
アの発生、及びホットキャリアによるＭＯＳ Ｆ ＥＴ
の特性の劣化を抑制することができる効果がある。また
、ソース側に高濃度不純物の拡散層を設けてドレイン側
をＬＤＤとする構造を採用したので、より高いソース。
極のドレイン側にサイドゲートを設け、このサイドゲー
トにゲート電極と異なる電圧を印加するようにしたので
、ドレイン近傍の水平方向電界が下がってホットキャリ
アの発生、及びホットキャリアによるＭＯＳ Ｆ ＥＴ
の特性の劣化を抑制することができる効果がある。また
、ソース側に高濃度不純物の拡散層を設けてドレイン側
をＬＤＤとする構造を採用したので、より高いソース。
ドレイン間電流を得、さらに素子の動作速度を速くする
ことができる効果がある。
ことができる効果がある。
第１図は本発明の一実施例による半導体装置の製造方法
を示す工程断面図、第２図は従来の半導体装置の一例を
示す断面図である。 １・・・ゲート電極、２・・・ゲート酸化膜、３・・・
素子分離の酸化膜、４・・・薄い酸化膜、５・・・サイ
ドゲート、５ａ、５ｂ・・・低濃度不純物の拡散層、７
・・・レジスト、８・・・酸化膜よりなるサイドウオー
ル、９．１０ａ、１０ｂ・・・高濃度不純物の拡散層、
１１・・・シリコン基板、１２，１３．１４・・・イオ
ン注入。
を示す工程断面図、第２図は従来の半導体装置の一例を
示す断面図である。 １・・・ゲート電極、２・・・ゲート酸化膜、３・・・
素子分離の酸化膜、４・・・薄い酸化膜、５・・・サイ
ドゲート、５ａ、５ｂ・・・低濃度不純物の拡散層、７
・・・レジスト、８・・・酸化膜よりなるサイドウオー
ル、９．１０ａ、１０ｂ・・・高濃度不純物の拡散層、
１１・・・シリコン基板、１２，１３．１４・・・イオ
ン注入。
Claims (2)
- （１）ＭＯＳ形電界効果トランジスタから構成される半
導体装置において、前記電界効果トランジスタのゲート
電極のドレイン側にこのゲート電極と電気的に絶縁され
たサイドゲートを設け、このサイドゲートに対して前記
ゲート電極と異なる電圧をかけてドレイン近傍の電界を
緩和するようにしたことを特徴とする半導体装置。 - （２）請求項１において、ＭＯＳ形電界効果トランジス
タはそのソース側に高濃度不純物の拡散層が形成された
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871090A JPH04115538A (ja) | 1990-09-05 | 1990-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871090A JPH04115538A (ja) | 1990-09-05 | 1990-09-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04115538A true JPH04115538A (ja) | 1992-04-16 |
Family
ID=17034124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23871090A Pending JPH04115538A (ja) | 1990-09-05 | 1990-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04115538A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364807A (en) * | 1993-05-14 | 1994-11-15 | Goldstar Electron Co., Ltd. | Method for fabricating LDD transitor utilizing halo implant |
| US5900666A (en) * | 1996-12-03 | 1999-05-04 | Advanced Micro Devices, Inc. | Ultra-short transistor fabrication scheme for enhanced reliability |
| KR100221614B1 (ko) * | 1996-11-09 | 1999-09-15 | 구본준 | 반도체장치 및 그의 제조방법 |
| JP2010109138A (ja) * | 2008-10-30 | 2010-05-13 | Sony Corp | 半導体装置、その製造方法および固体撮像装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563873A (en) * | 1978-11-07 | 1980-05-14 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS62156873A (ja) * | 1985-12-28 | 1987-07-11 | Toshiba Corp | 半導体装置 |
| JPS647661A (en) * | 1987-06-30 | 1989-01-11 | Nec Corp | Semiconductor device |
-
1990
- 1990-09-05 JP JP23871090A patent/JPH04115538A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563873A (en) * | 1978-11-07 | 1980-05-14 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS62156873A (ja) * | 1985-12-28 | 1987-07-11 | Toshiba Corp | 半導体装置 |
| JPS647661A (en) * | 1987-06-30 | 1989-01-11 | Nec Corp | Semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364807A (en) * | 1993-05-14 | 1994-11-15 | Goldstar Electron Co., Ltd. | Method for fabricating LDD transitor utilizing halo implant |
| KR100221614B1 (ko) * | 1996-11-09 | 1999-09-15 | 구본준 | 반도체장치 및 그의 제조방법 |
| US5900666A (en) * | 1996-12-03 | 1999-05-04 | Advanced Micro Devices, Inc. | Ultra-short transistor fabrication scheme for enhanced reliability |
| US6017802A (en) * | 1996-12-03 | 2000-01-25 | Advanced Micro Devices, Inc. | Ultra-short transistor fabrication scheme for enhanced reliability |
| JP2010109138A (ja) * | 2008-10-30 | 2010-05-13 | Sony Corp | 半導体装置、その製造方法および固体撮像装置 |
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