JPH01264561A

JPH01264561A - 昇圧回路

Info

Publication number: JPH01264561A
Application number: JP9147888A
Authority: JP
Inventors: Hirotaka Mochizuki; 博隆望月; Yasuhiro Nunokawa; 康弘布川
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1988-04-15
Filing date: 1988-04-15
Publication date: 1989-10-20
Anticipated expiration: 2012-09-03
Also published as: JP2650109B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、昇圧回路に関し、例えば車両搭載用のパワ
ー出力回路に内蔵される昇圧回路に利用して有効な技術
に関するものである。

〔従来の技術〕

パワーＭＯ３ＦＥＴを用いた出力回路の例として、例え
ば雑誌「電子技術Ｊ　１９８７年１１月号、頁２２〜頁
２５がある。このパワーＭＯ３ＦＥＴは、ソースを接地
し、ドレインにモータ等の負荷を接続するものである。

〔発明が解決しようとする課題〕

゛電子燃料噴ｉ用のソレノイド等のように自動車搭載用
のパワー出力回路は、パワー出力素子を電源電圧側とし
、負荷を回路の接地電位側にするハイサイド駆動回路（
ソースフォロワ回路）とすることが望ましい。なぜなら
、負荷を電源電圧側に接続すると、衝突事故等により負
荷が接地されると、そこに過電流が流れて火災を引き起
こす虞れがあるからである。

ところが、ソースフォロワ出力回路においては、電源電
圧に対して出力ＭＯＳ　Ｆ　ＢＴの実効的なしきい値電
圧骨だけレベル損失が生じる。このようなレベル損失を
防止するためには、昇圧回路を設けてゲートに供給され
る駆動電圧を上記実効的なしきい値電圧以上に高くする
ことが行われる。

しかしながら、従来の昇圧回路は、昇圧比が固定である
ため、例えば電源電圧が高くなると、それに従い昇圧電
圧も高くなって素子の耐圧を越えてしまうという問題が
ある。例えば、自動車用電源としては、１２Ｖと２４Ｖ
との２種類があり、１２Ｖ用として設計した昇圧回路を
持つＩＣを２４ｖ電源の自動車に搭載すると、出力電圧
が高（なりすぎて素子の耐圧破壊を生じしめる。

この発明の目的は、昇圧電圧の昇圧比の切り換えを可能
にした昇圧回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、パルス信号を受ける第１の駆動回路の出力信
号が一方の電極に供給され、他方の電極が第１の回路接
続点に結合された第１のキャパシタと、上記パルス信号
と逆相のパルス信号を受ける第２の駆動回路の出力信号
を上記第１の回路接続点に伝える第１の一方向性素子と
、上記第２の駆動回路の出力信号が一方の電極に供給さ
れ、他方の電極が第２の回路接続点に結合された第２の
キャパシタと、上記第１の回路接続点の電圧を第２の回
路接続点に伝える第２の一方向性素子と、上記第２の回
路接続点の電位を出力用キャパシタに伝える第３の一方
向性素子メからなり、上記第２の駆動回路の出力信号を
選択的に電源電圧側のレベルに固定させる機能を付加す
る。

〔作　用〕

上記した手段によれば、上記第２の駆動回路の制御によ
って、昇圧出力電圧を電源！圧の約３倍電圧と約２倍の
ような電圧とに切り換えて使用できる。

〔実施例〕

第１図には、この発明に係るレベル変換回路を用いた昇
圧回路の一実施例の回路図が示されている。この実施例
の昇圧回路は、特に制限されないが、後述するようにパ
ワー出力回路を構成する半導体集積回路に構成される。

それ故、同図の各回路素子は、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。

パルス信号ＣＬＫは、例えば５ｖのような比較的低い信
号レベルとされる。このパルス信号ＣＬＫは、上記５■
のような電源電圧で動作するインバｉり回路に入力され
る。これにより、互いに逆相のパルス信号が形成される
。

上記インバータ回路Ｎ１の出力パルスは、Ｎチャンネル
型の駆動ＭＯ５ＦＥＴＱＩのゲートに供ｉされる。この
駆動ＭＯ３ＦＥＴＱＩの゛〉−スは、回路の接地電位に
結合され、そのドレインと例えば１２÷のような比較的
高い電源電圧Ｖｃｃとの間に゛ば、”そのゲートとドレ
インとカセ交差接続される“ことによってラッチ形態に
されたＰチャンネルＭＯ８ＦＥＴＱ５．Ｑ６が設けられ
る。

゛この実施例のレベル変換回路の動作は、以下の通り゛
である。例えば、駆動ＭＯ３ＦＥＴＱＩがオフ状態で、
駆動ＭＯ３ＦＥＴＱ２がオン状態のとき、ＭＯ３ＦＥＴ
Ｑ２のドレイン出力のロウレベルによってＰチャンネル
ＭＯ３ＦＥＴＱ５がオン状態になり、そのドレイン出力
ａを電源電圧Ｖｃｃのようなハイレベルにするとともに
、ＰチャンネルＭＯ３ＦＥＴＱ６をオフ状態にする。こ
れにより、５ｖ系の入力信号を上記Ｖｃｃのような高い
レベルに変換することができる。駆動ＭＯ３ＦＥＴＱ１
がオン状態で、駆動ＭＯ３ＦＥＴＱ２がオフ状態なら、
逆にＰチャンネルＭＯ３ＦＥＴＱ６がオン状態になり上
記出力信号すを電源電圧Ｖｃｃのようなハイレベルにす
るとともに、ＰチャンネルＭＯ３ＦＥＴＱ５をオフ状態
にする。

上記１つのレベル変換回路の出力信号ａは、キャパシタ
Ｃ１の一方の電極に印加される。このキャパシタＣ１の
他方の電極は、第１の回路接続点であるダイオードＤ３
のカソード及びダイオードＤ４のアノードに接続される
。他の１つのレベル変換回路の出力信号すは、キャパシ
タＣ２の一方の電極と、上記ダイオードＤ３のアノード
に接続される。上記キャパシタＣ２の他方の電極は、第
２の回路接続点である上記ダイオードＤ４のカソードと
ダイオードＤ５のアノードに接続される。

ダイオードＤ５のカソードから昇圧出力電圧ｖ。

が得られる。なお、ダイオードＤ５のカソード側と接地
電位点との間には、出力用のキャパシタＣ３が設けられ
るものである。

この実施例では、出力電圧の昇圧倍率を電源電圧Ｖｃｃ
の上昇に対応して自動的に切り換えるようにするため、
次の回路が設けられる。

電源電圧Ｖｃｃと回路の接地電位点との間には、電圧検
出手段としてツェナーダイオードＺＤＩと、抵抗素子と
してのＭＯ３ＦＥＴＱ８からなる直列回路が設けられる
。上記ＭＯ５ＦＥＴＱ８は、特に制限されないが、ポリ
シリコン層にドレインとソースを形成したものであり、
高抵抗のスイッチ素子として作用する。上記抵抗素子と
してのＭＯ３ＦＥＴＱ８における電圧降下は、ＭＯ３Ｆ
ＥＴＱ７のゲートに供給される。このＭＯＳ　Ｆ　ＥＴ
Ｑ７のゲートには定電流源Ｉｏが設けられ、インバータ
回路として動作する。このインバータ回路の出力はアン
ドゲート回路Ｇの一方の入力に供給される。アンドゲー
ト回路Ｇの他方の入力には、上記パルス信号ＣＬＫが供
給される。このアンドゲート回路Ｇは、上記駆動ＭＯ３
ＦＥＴＱ２のゲートに供給されるパルス信号を形成する
。

上記電圧検出手段としてのツェナーダイオードＺＤｌは
、電源電圧Ｖｃｃがのツェナー電圧以上になるとオン状
態になり、上記抵抗素子Ｑ８に電流を流す。抵抗素子Ｑ
８における電圧降下がＭＯ３ＦＥＴＱ７のしきい値電圧
に達すると、ＭＯ３ＦＥＴＱ７がオン状態になり、ゲー
ト回路Ｇの入力信号をロウレベル（論理“θ″）するの
で、その出力信号もロウレベルに固定される。したがっ
て、レベル変換回路の出力信号すは、電源電圧Ｖｃｃの
ようなハイレベルに固定される。

この実施例の昇圧回路の動作は、下記の通りである。

パルス信号ＣＬＫがロウレベルのとき、駆動ＭＯ３ＦＥ
ＴＱＩがオン状態に、駆動ＭＯＳ　Ｆ　ＥＴＱ２がオフ
状態になる。それ故、レベル変換出力ａはロウレベル（
Ｏｖ）に、レベル変換出力すは電圧ｖ１のようなハイレ
ベルになる。この電圧Ｖ１は、上記のようにＶｃｃであ
る。したがって、キャパシタＣ１には、上記ダイオード
Ｄ３を介してチャージアップがなされる。これにより、
信号ＣのロウレベルＶｌ’　は、上記電圧ｖ１からダイ
オードＤ３の順方向電圧ｖＦだけ低いＶｌ−Ｖ、になる
ものである。また、キャパシタｃ２の一方の電極が上記
のようなハイレベルにされる結果、他方の電極側の電位
ｄは、後述するようなハイレベルｖ３になる。

パルス信号ＣＬＫがハイレベルに変化すると、駆動ＭＯ
３ＦＥＴＱＩがオフ状態に、駆動ＭＯ３ＦＥＴＱ２がオ
ン状態に切り換えられる。レベル変換出力ａはｖｌのよ
うなハイレベルに、レベル変換出力すはＯｖのようなロ
ウレベルに変化する。

したがって、キャパシタｃ１の他方の電極の信号Ｃの電
位のハイレベル■２は、Ｖ１＋Ｖ１°のように約２倍に
昇圧されたハイレベルになり、ダイオードＤ４を通して
キャパシタｃ２にチャージアップを行う。これにより、
信号ｄのロウレベルＶ２°は、上記電圧ｖ２からダイオ
ードＤ４の順方向電圧ｖＦだけ低いＶ　’ｌ　　Ｖ　ｙ
になるものである。

パルス信号ＣＬＫが再びロウレベルになると、駆動ＭＯ
３Ｆ、ＢＴＱ１がオフ状態に、駆動ＭＱＳＦＥＴＱ２が
オン状態になる。それ故、レベル変換出力ａはハイレベ
ル■１に、レベル変換出力すは電圧Ｏｖようなロウレベ
ルになる。したがって、キャパシタＣ１には、上記ダイ
オードＤ３を介して再びチャージアンプがなされる。キ
ャパシタＣ２の他方の電極の信号ｄは、ハイレベルｖ３
になる。この電圧■３は、電圧Ｖ２°　＋ｖ１、言い換
えるならば、Ｖ　１　＋Ｖ　１’、、　＋Ｖ　１のよう
な約３倍の昇圧された電圧である。この約３倍の昇圧電
圧■３によりダイオードＤ５を通してキャパシタＣ３が
間欠的にチャージアンプされるから、出力電圧ＶＯは、
約電源電圧Ｖｃｃの約３倍のような昇圧電圧を得ること
ができる。

以上の動作は、上記電源電圧Ｖｃｃが比較的低いときの
動作である。これに対して、電源電圧Ｖｃｃが上記ツヱ
ナーダイオードＺＤＩがオン状態になり、ＭＯ８ＦＥＴ
Ｑ７をオン状態にさせるような高い電圧になると、上記
のように信号すはハイレベルに固定される。それ故、信
号ｂ°は電圧Ｖ１のようなハイレベルに固定される。し
たがって、上記第１の回路接続点の信号Ｃ゛は、前記同
様にＶ２と■１″のような信号になるが、第２の回路接
続点の信号ｄ゛は、上記出力電圧ｂ゛が一定であるから
電圧■２”の一定になる。すなわち、出力電圧ＶＯは、
電源電圧Ｖｃｃの約２倍の電圧になる。これにより、例
えば電源電圧Ｖｃｃとして２４■にすると、上記電圧検
出回路がそれを検出して昇圧倍率を３倍から２倍に切り
換えるので、素子の耐圧破壊を防止することができる。

第３図には、昇圧回路の他の一実施例の回路図が示され
ている。

第１図の実施例回路では、例えば駆動ＭＯＳＦＥＴＱ１
のオン状態により、Ｐチャンネル間Ｏ８ＦＥＴ、Ｑ６を
オン状態にして、上記駆動ＭＯ，５ＦＥＴＱＩに対応し
たＰチャンネルＭＯ３ＦＥＴＱ５をオフ状態にする。こ
れにより、ＭＯＳ　Ｆ　ＥＴＱｌとＱ５とを通して比較
的大きな貫通電流が流れて消費電力を大きくする。そこ
で、この実施例では、上記ランチ形態のＰチャンネルＭ
Ｏ８ＦＥＴＱ５．Ｑ６に代えて、次の回路が用いられる
。

Ｎ、ＰＮ型トランジスタＴｌのコレクタは、電源電圧Ｖ
ｃｃに接続される。このトランジスタＴ１のエミッタは
、レベルシフト用のダイオードＤ１．を介して上記駆動
・ＭＯ３ＦＥＴＱＩのドレインに結合される。上記トラ
ンジスタＴ１のベースは、一方において抵抗Ｒ１を介し
て電源電圧Ｖｃｃに接続され、他方において上記駆動Ｍ
Ｏ３ＦＥＴＱＩのドレインに接続される。上記抵抗Ｒ１
は、消費電植を少なくするために比較的大きな抵抗値を
持つようにされる。以上構成の回路により、インバータ
回路Ｎ４により形成された５ｖ系の比較的低いレベルの
信号を受けて、約１２Ｖ系の高い信号レベルに変換して
トランジスタＴ１のエミッタから出力する。　　　　　
゛この実施例のレベル変換回路の動作は、以下の通りであ
る。例えば、インバータ回路Ｎ１の出力信号がロウレベ
ルのとき、駆動ＭＯ８ＦＥＴＱ１はオフ状態になる。そ
れ故、トランジスタＴ１のエミッタ出力ａは、電源電圧
Ｖ（１，ｃに従ったハイレベルの信号となる。、すなわ
ち、トランジスタＴ１は、抵抗Ｒ１を通して流れるベー
ス電流を、その電流増幅率した出力電流を形成する。言
い換えるならば４、トランジスタＴ１は抵抗Ｒ１の高イ
ンピーダンスを低インピーダンスに変化する作１用を行
う。これにより、出力信号４のロウレベルからハイレベ
ルへの立ち上りは、上記のような大きな抵抗値を持つ負
荷抵抗Ｒを用いたにも係わらず高速に行われる。ただし
、出・力信号ａのハイレベル上記のようなエミッタフォ
ロワ形態のトランジスタＴ１により形成するものである
から、Ｖｃｃ：　　％’＋ｔ（Ｖ＊’ｔはトランジスタ
Ｔ１のベース、エミッタ間電圧）になる。

上記インバータ回路Ｎ１の出力信号がロウレベルからハ
イレベ゛ルに変化すると、駆動ＭＯ３ＦＥＴＱＩはオン
状態になる。この駆動ＭＯ３ＦＥＴＱ１のドレイン電流
による抵抗Ｒ１の電圧降下により出力トランジスタＴ１
はオフ状態になり、出力信号ａは高速にハイレベルから
ロウレベルに変化する。このときの出力電流は、ダイオ
ードＤ１を通して駆動ＭＯ３ＦＥＴＱＩに流れるものと
なる。上記駆動ＭＯ３ＦＥＴＱＩがオン状態に維持して
いる間、負荷抵抗Ｒ１の抵抗値が比較的大きな抵抗値に
されているため、それに消費される電流を少なくするこ
とできる。このとき、出力信号ａのロウレベルは、接地
電位ＯＶのようなロウレベルでなはく、厳密には上記Ｏ
ｖがダイオードＤ１の順方向電圧■、によってレベルシ
フトされたものとなる。

第４図には、上記昇圧回路が用いられるパワー出力回路
の一実施例の回路図が示されている。

バ’７−Ｍ０３ＦＥＴＱ３のドレインは、電源電圧Ｖｃ
ｃに結合される。上記ＭＯ３ＦＥＴＱ３のソースは、外
部端子ＯＵＴに結合され、特に制限されないが、前記モ
ータやソレノイド等のような誘導性の負荷りが設けられ
る。それ故、パワー出力ＭＯ３ＦＥＴＱ３は、ソー　ス
フ　オｌニア　ワ出力ＭＯ３ＦＥＴとして動作する。

上記パワーＭＯ３ＦＥＴＱ３のゲートには駆動ＭＯ３Ｆ
ＥＴＱ４と負荷抵抗ＲＬからなる駆動回路が設けられる
。駆動回路の動作電圧は、上記第１図又は第３図に示し
たような昇圧回路ＢＳＴにより上記電源電圧Ｖｃｃを昇
圧した電圧Ｖｃｃ＋Ｖが用いられる。上記駆動ＭＯ３Ｆ
ＥＴＱ４のゲートには、特に制限されないが、インバー
タ回路Ｎ２を通して制御信号ｉｎが供給される。特に制
限されないが、インバータ回路Ｎ２は、その動作電圧が
上記電源電圧Ｖｃｃに比べて比較的低い５■系の電圧と
される。これに応じて、上記制御信号ｉ　ｒｌはハイレ
ベルを５ｖとして、ロウレベルの回路の接地電位のよう
な比較的低い論理レベルとされる。

したがって、上記インバータ回路Ｎ２とＭＯ３ＦＥＴＱ
４と抵抗ＲＬからなる駆動回路は一種のレベル変換動作
を行うものである。それ故、上記抵抗ＲＬに代えて、前
記第３図に示したように、トランジスタＴ１と、ダイオ
ードＤ１及び抵抗Ｒ１からなるような回路に置き換える
ものであってもよい。この構成を採ることにより、前記
同様に低消費電力化を図りつつ、出力ＭＯ３ＦＥＴＱ３
の比較的大きなゲート容量を高速にチャージアップ゛１
５させることができる。

この実施例では、上記出力ＭＯ３ＦＥＴＱ３のオフ状態
への実質的なスイッチング速度を速くするために次の構
成にされる。すなわち、上記駆動ＭＯ３ＦＥＴＱ４のソ
ースは、回路の接地電位点に結合されるのではなく、上
記パワー出力ＭＯ３ＦＥＴＱ３のソースに結合される。

言い換えるならば、駆動ＭＯ３ＦＥＴＱ４は、上記パワ
ー出力ＭＯ３ＦＥＴＱ３のゲートとソース間に設けられ
る。

例えば、第５図の動作波形図に示すように、制御信号ｉ
ｎがハイレベルＨのときインバータ回路Ｎ１の出力信号
が回路の接地電位のようなロウレベルしになる。この出
力信号のロウレベルに応じて駆動ＭＯ３ＦＥＴＱ４がオ
フ状態にされ、パワーＭＯ３ＦＥＴＱ３のゲー１−には
、抵抗ＲＬを通して昇圧された動作電圧Ｖｃｃ＋Ｖが供
給される。

上記昇圧回路ＢＳＴにより形成される昇圧電圧子ＶをＭ
Ｏ３ＦＥＴＱＩの実質的なしいき値電圧以上に設定され
る。ＭＯ３ＦＢＴＱ３がオン状態のとき、そのソースか
らは電源電圧Ｖｃｃがそのまま出力されるので電圧損失
の無い高い出力電圧を得ることができる。このように出
力ＭＯ３ＦＥＴＱ３をオン状態にすると、出力端子ＯＵ
Ｔの電圧は電源電圧Ｖｃｃのような高い電圧になり、そ
れに応じて駆動ＭＯ３ＦＥＴＱ４のソース電圧も高い電
圧になる。したがって、上記のようなインバータ回路Ｎ
２の出力信号のロウレベルにより駆動ＭＯ３ＦＥＴＱ４
をオフ状態に維持することができる。

次に、制御信号ｉｎがハイレベルからロウレベルに切り
変わると、インバータ回路Ｎ２の出力信号がハイレベル
になって駆動ＭＯ３ＦＥＴＱ４をオン状態にする。これ
により、パワーＭＯ３ＦＥＴＱ３のゲートとソースが短
絡されるから、パワーＭＯ３ＦＥＴＱ３がオン状態から
オフ状態に切り換えられる。このとき、負荷りには、逆
起電圧が発生しパワーＭＯ３ＦＥＴＱ３のソースが結合
された出力端子ＯＵＴを負電位に低下させる。

この実施例では、上記負荷りに対してダイオードＤ６と
ツェナーダイオードＺＤ２からなる電圧クランプ回路が
設けられている。このため、・上記第５図の波形図に示
すように、上記出力ＭＯ３ＦＥ　Ｔ　Ｑ　３がオフ状態
に切り換えられるときの出力端子ＯＵＴ’（７）電位は
、−（ＶＤ６＋ｖｚＤ２）な負極性の大きな電圧になる
。ここで、ＶＤ６は、ダイオードＤ６の順方向電圧であ
り、ＶＺＤ２はツェナーダイオードＺＤ２のツェナー電
圧である。

上記クランプ電圧を絶対値的に高く設定することにより
、誘導性の負荷りに蓄えられてエネルギーを短時間で放
出させることができる。

上記のように出力端子ＯＵＴが負極性の大きな電圧にさ
れても、パワー出力ＭＯ３ＦＥＴＱ３のゲートとソース
は駆動ＭＯ３ＦＥＴＱ４によって短絡されているためオ
フ状態を維持することができる。このとき、駆動ＭＯ３
ＦＥＴＱ４のゲートには、インバータ回路Ｎ２で形成さ
れた＋５ｖのようなハイレベルが供給されるものであり
、上記負荷りにより生じた逆起電圧は負極性であること
から、そのゲートとソース関に加わる電圧は大きくなり
、上記オン状態を維持するものである。

上記第４図に示したパワーＭＯ３ＦＥＴＱａは、特に制
限されないが、そのドレイン領域がＮ型基板とされる。

それ故、ドレイン電極は基板の裏面側に設けられる。パ
ワーＭＯ３ＦＥＴＱ３を構成するＰ型のチャンネル領域
は、基板の表面にリング状に形成される。このＰ型のチ
ャンネル領域の表面に同様にリング状のＮ型のソース領
域が形成される。上記ソース領域とドレイン領域として
の基板との間に挟まれたチャンネル領域の表面には、ゲ
ート絶縁膜（図示せず）を介してゲート電極が形成され
る。上記ソース領域とチャンネル領域とは共通接続され
てソース電極とされる。

上記パワーＭＯ３ＦＥＴＱ３の駆動回路としてＭＯ３Ｆ
ＥＴＱ４や、昇圧回路ＢＳＴの各回路素子は、上記基板
の表面側に形成されたＰ型の分離領域内に形成される。

すなわち、上記Ｐ型分離領域内にＮ型のコレクタ領域を
、そのコレクタ領域内にＰ型のベース領域を、そのベー
ス領域内にＮ型のエミッタ領域を形成することによりト
ランジスタ（ダイオード）を得るものである。また、Ｎ
チャンネルＭＯＳ　Ｆ　ＥＴは、上記Ｐ型分離領域に形
成すればよい。

このようなパワー出力回路は、上記のように昇圧回路に
倍率切り換え機能が付加されているから、１２Ｖ系の電
源電圧を持つものと２４Ｖ系の電源電圧を持つものの双
方に利用できる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、（１）パルス信号を受ける第１の駆動回路の出力信号が
一方の電極に供給され、他方め電極が第１の回路接続点
に結合された第１のキャパシタと、上記パルス信号と逆
相のパルス信号を受ける第２の駆動回路の出力信号を上
記第１の回路接続点に伝える第１の一方方向性素子と、
上記第２め駆動回路の出力信号が一方の電極に供給され
、他方の電極が第２の回路接続点に結合された第２のキ
ャパシタと、上記第１の回路接続点の電圧を第２の回路
接続点に伝える第２の一方向性素子と、□上記第２の回
路接続点の電位を出力用キャパシタに伝える第３の一方
向性素子とからなり、上記第２の駆動回路の出力信号を
選択的に電源電圧側のレベルに固定させる機能を付加す
ることにより、昇圧倍率を約３倍電圧から約２倍に切り
換えて使用することができるという効果が得られる。

（２）電源電圧検出回路を設けて、上記第２の駆動回路
を制御、することにより、上記昇圧倍率の自動切り換え
が可能になるという効果が得られる。

（３）Ｍ圧倍率切り換え機能を持つ昇圧回路を自動車用
パワー出力回路に用いることにより、１２Ｖ系と２４Ｖ
系の双方に搭載可能とすることができるという効果が得
られる。

以上本発明者によってなさ糺た発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能である。例えば、第１図の実施例において、半導体
集積回路装置は、１つの電源電圧Ｖｃｃで動作するもの
とし、パルス信号ＣＬＫをその電源電圧Ｖｃｃで形成す
るものとしもよい。この場合、レベル変換回路は単なる
駆動回路として動作するものである。また、電圧検出回
路を省略し、例えばゲート回路Ｇの制御端子に外部から
制御信号を供給するものとしてもよい。

この構成の場合には、使用する電圧に応じて上記約２倍
昇圧と約３倍昇圧との切り換えを行うものである。また
、昇圧倍率は、３倍以上にするものであってもよい。第
３図の実施例においてパワーＭＯＳ　Ｆ　ＥＴは、１つ
の半導体基板上に複数個設ける構成としてもよい。この
場合、基板をドレインとするパワーＭＯ３ＦＥＴにおい
ては、必然的にドレインを共通化したハイサイド駆動回
路（ソースフォロワ回路）として用いられるものである
。

上記パワーＭＯ３ＦＥＴは、第３図のようなモータやソ
レノイドといったようなインダクタンス負荷を駆動する
ものの他、自動車ヘッドランプ等の各種ランプ類を駆動
する駆動回路等のように従来の機械的なスイッチ素子に
置き換えられる電子式のパワースイッチ回路に適したも
のとなる。

この発明は、レベル変換回路として広く利用できるもの
である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、パルス信号を受ける第１の駆動回路の出力
信号が一方の電極に供給され、他方の電極が第１の回路
接続点に結合され・た第１のキャパシタと、上記パルス
信号と逆相のパルス信号を受ける第２の駆動回路の出力
信号を上記第１の回路接続点に伝える第１の一方向性素
子と、上記第２の駆動回路の出力信号が一方の電極に供
給され、他方の電極が第２の回路接続点に結合された第
２のキャパシタと、上記第１の回路接続点の電圧を第２
の回路接続点に伝える第２の一方向性素子と、上記第２
の回路接続点の電位を出力用キャパシタに伝える第３の
一方構成素子とからなり、上記第２の駆動回路の出力信
号を選択的に電源電圧側のレベルに固定させる機能を付
加することにより、昇圧倍率を約３倍電圧から約２倍に
切り換えて使用することができる。

【図面の簡単な説明】

第１図は、この発明に係る昇圧回路の一実施例を示す回
路図、第２図は、その動作を説明するための波形図、第３図は
、この発明に係る昇圧回路の他の一実施例を示す回路図
、第４図は、上記昇圧回路を用いたパワー出力同性）、Ｂ
ＳＴ・・昇圧回路、Ｎｌ、Ｎ２・・インバータ回路、Ｉ
ｏ・・定電流源、Ｇ・・アンドゲート回路

Claims

【特許請求の範囲】１、互いに逆相のパルス信号を受ける第１及び第２の駆
動回路と、上記第１の駆動回路の出力信号が一方の電極
に供給され、他方の電極が第１の回路接続点に結合され
た第１のキャパシタと、上記第２の駆動回路の出力信号
を上記第１の回路接続点に伝える第１の一方向性素子と
、上記第２の駆動回路の出力信号が一方の電極に供給さ
れ、他方の電極が第２の回路接続点に結合された第２の
キャパシタと、上記第１の回路接続点の電圧を第２の回
路接続点に伝える第２の一方向性素子と、上記第２の回
路接続点の電位を次段に伝える第３の一方構成素子とを
含み、上記第２の駆動回路の出力信号を選択的に電源電
圧側のレベルに固定させる機能を付加したことを特徴と
する昇圧回路。２、上記第２の回路接続点の電位を受ける次段回路は、
昇圧出力信号を形成するキャパシタであることを特徴と
する特許請求の範囲第１項記載の昇圧回路。３、上記第１の駆動回路は、その入力部に電源電圧が一
定電圧になったことを検出する電圧検出回路と、上記電
圧検出回路の出力信号を受けて上記上記駆動回路の出力
信号を電源電圧側のレベルに固定するゲート回路とが設
けられるものであることを特徴とする特許請求の範囲第
１又は第２項記載の昇圧回路。