JPH0126549B2 - - Google Patents
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- JPH0126549B2 JPH0126549B2 JP58150120A JP15012083A JPH0126549B2 JP H0126549 B2 JPH0126549 B2 JP H0126549B2 JP 58150120 A JP58150120 A JP 58150120A JP 15012083 A JP15012083 A JP 15012083A JP H0126549 B2 JPH0126549 B2 JP H0126549B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- thyristor
- electrode
- turn
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
- H03K17/732—Measures for enabling turn-off
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体素体がカソード側電極に接触
され隣接するｐベース層を備えたｎエミツタと、
アノード側電極に接触され隣接するｐベース層を
備えたｐエミツタとを有し、その場合両ベース層
はpn接合によつて互に分離されており、エミツ
タの少なくとも多数のエミツタ部分よりなり、ま
たこのエミツタ部分の縁部帯域に、それぞれｎ
（ｐ）エミツタ部分に挿入されたｐ（ｎ）半導体領
域、ｐ（ｎ）ベース層の部分領域およびその間に
存在するチヤネル領域を包括し、その場合チヤネ
ル帯域は半導体素体の界面に対して絶縁され、制
御端子を備えたゲートで覆われているスイツチト
ランジスタを備えたターンオフ可能なサイリスタ
に関する。
され隣接するｐベース層を備えたｎエミツタと、
アノード側電極に接触され隣接するｐベース層を
備えたｐエミツタとを有し、その場合両ベース層
はpn接合によつて互に分離されており、エミツ
タの少なくとも多数のエミツタ部分よりなり、ま
たこのエミツタ部分の縁部帯域に、それぞれｎ
（ｐ）エミツタ部分に挿入されたｐ（ｎ）半導体領
域、ｐ（ｎ）ベース層の部分領域およびその間に
存在するチヤネル領域を包括し、その場合チヤネ
ル帯域は半導体素体の界面に対して絶縁され、制
御端子を備えたゲートで覆われているスイツチト
ランジスタを備えたターンオフ可能なサイリスタ
に関する。
そのようなサイリスタの消弧のために、電極を
介して外部掃き出し電流源からもたらされる負の
掃き出しインパルス電流が、ｐおよびｎベースの
過剰の電子・正孔プラズマのうち正孔の減少に導
くようにｐベースを働らかせることは知られてい
る。プラズマの電子はそのときもはや空間電荷に
より打消されず、サイリスタのアノードに向つて
流れていかなければならない。これによつてプラ
ズマは先ずこの電極の周囲に、それからｎエミツ
タの下のさらに離れた領域中に制限される。
介して外部掃き出し電流源からもたらされる負の
掃き出しインパルス電流が、ｐおよびｎベースの
過剰の電子・正孔プラズマのうち正孔の減少に導
くようにｐベースを働らかせることは知られてい
る。プラズマの電子はそのときもはや空間電荷に
より打消されず、サイリスタのアノードに向つて
流れていかなければならない。これによつてプラ
ズマは先ずこの電極の周囲に、それからｎエミツ
タの下のさらに離れた領域中に制限される。
その場合、サイリスタを通じて流れる負荷電流
はプラズマが次第に収縮する際に先ずほとんどな
くなり、それ故プラズマ中のキヤリア密度が先ず
高まり、それが所期の目標すなわちプラズマの掃
き出しをはばむ欠点がある。従つて、例えば
100Aの負荷電流の際に50Aにまでなるような十
分大きな掃き出しインパルス電流が必要である。
このインパルス電流の掃き出しに必要な振幅が得
られないならば、プラズマの収縮は進行しないま
まである。そのときサイリスタは実際には低減さ
れない負荷電流を収縮したプラズマと共に導かね
ばならず、それは状況によつてはサイリスタの破
壊をもたらす結果となる。
はプラズマが次第に収縮する際に先ずほとんどな
くなり、それ故プラズマ中のキヤリア密度が先ず
高まり、それが所期の目標すなわちプラズマの掃
き出しをはばむ欠点がある。従つて、例えば
100Aの負荷電流の際に50Aにまでなるような十
分大きな掃き出しインパルス電流が必要である。
このインパルス電流の掃き出しに必要な振幅が得
られないならば、プラズマの収縮は進行しないま
まである。そのときサイリスタは実際には低減さ
れない負荷電流を収縮したプラズマと共に導かね
ばならず、それは状況によつてはサイリスタの破
壊をもたらす結果となる。
他方、西ドイツ国特許出願公告第2945324号公
報から、消弧の目的のために有効的にスイツチン
グされる、制御可能なエミツタ・ベース短絡が公
知である。サイリスタの消弧のために接続される
外部掃き出し電流電源はしかしこの場合備えられ
ない。
報から、消弧の目的のために有効的にスイツチン
グされる、制御可能なエミツタ・ベース短絡が公
知である。サイリスタの消弧のために接続される
外部掃き出し電流電源はしかしこの場合備えられ
ない。
本発明は正孔・電子プラズマの急速で有効な収
縮を保証する掃き出し電流電源が接続できるター
ンオフ可能なサイリスタを提供することを目的と
している。
縮を保証する掃き出し電流電源が接続できるター
ンオフ可能なサイリスタを提供することを目的と
している。
この目的は、本発明によればｐ（ｎ）半導体領
域が電源を介してカソード導体（アノード導体）
と接続されている電極により接触されており、電
源の正（負）極がカソード側（アノード側）に配
置されていることによつて達成される。
域が電源を介してカソード導体（アノード導体）
と接続されている電極により接触されており、電
源の正（負）極がカソード側（アノード側）に配
置されていることによつて達成される。
本発明によつて得ることができる利点は、ター
ンオフ電流源により生ずる掃き出しインパルス電
流が、サイリスタ面にわたつて分布された多数の
場所に同時に、しかもサイリスタベースの中には
め込まれたエミツタ部分の縁部帯域に集積された
スイツチトランジスタを介してサイリスタベース
に導かれることにある。これによつて掃き出しイ
ンパルス電流が個々のエミツタ部分の下の電子・
正孔プラズマの同時の収縮現象を引き起こし、そ
の結果ターンオフ過程の十分均一な進行がサイリ
スタの全面にわたつて保証されることが達せられ
る。MIS電界効果トランジスタとして構成された
スイツチトランジスタは、その場合エミツタ部分
の縁部帯域にサイリスタのエミツタ面積の一部分
をそれに対して共用することができるように集積
されている。
ンオフ電流源により生ずる掃き出しインパルス電
流が、サイリスタ面にわたつて分布された多数の
場所に同時に、しかもサイリスタベースの中には
め込まれたエミツタ部分の縁部帯域に集積された
スイツチトランジスタを介してサイリスタベース
に導かれることにある。これによつて掃き出しイ
ンパルス電流が個々のエミツタ部分の下の電子・
正孔プラズマの同時の収縮現象を引き起こし、そ
の結果ターンオフ過程の十分均一な進行がサイリ
スタの全面にわたつて保証されることが達せられ
る。MIS電界効果トランジスタとして構成された
スイツチトランジスタは、その場合エミツタ部分
の縁部帯域にサイリスタのエミツタ面積の一部分
をそれに対して共用することができるように集積
されている。
本発明によるサイリスタの望ましい発展とし
て、電源が、その電極側の端子が別の電源と接続
されたコンデンサによつて形成されている。この
ように構成されたサイリスタにおいて、コンデン
サをサイリスタのオン状態において低い電流によ
り充電することができる利点が生ずる。この充電
は、電源が電極とカソード導体（アノード導体）
に挿入された抵抗のサイリスタ側の端子との間に
接続されたコンデンサによつて形成されているサ
イリスタの場合には負荷電流によつて自動的に行
われる。
て、電源が、その電極側の端子が別の電源と接続
されたコンデンサによつて形成されている。この
ように構成されたサイリスタにおいて、コンデン
サをサイリスタのオン状態において低い電流によ
り充電することができる利点が生ずる。この充電
は、電源が電極とカソード導体（アノード導体）
に挿入された抵抗のサイリスタ側の端子との間に
接続されたコンデンサによつて形成されているサ
イリスタの場合には負荷電流によつて自動的に行
われる。
以下図を引用して本発明を詳細に説明する。
第１図に、四つの連続した交互に異なる導電形
の層を有する、ドーピングされた半導体材料、例
えばシリコンからなる半導体素体を示す。このう
ちｎ形層１ａ，１ｂはｎエミツタ、ｐ形層２はｐ
ベース、ｎ形層３はｎベース、そしてｐ形層４は
ｐエミツタとよばれる。ｐエミツタは導電材料、
例えばアルミニウムからなり、端子Ａを有するア
ノード側電極５を備えており、一方ｎエミツタは
端子Ｋを備えた導電材料、例えばアルミニウムか
らなるカソード側電極６ａ，６ｂにより接触され
ている。
の層を有する、ドーピングされた半導体材料、例
えばシリコンからなる半導体素体を示す。このう
ちｎ形層１ａ，１ｂはｎエミツタ、ｐ形層２はｐ
ベース、ｎ形層３はｎベース、そしてｐ形層４は
ｐエミツタとよばれる。ｐエミツタは導電材料、
例えばアルミニウムからなり、端子Ａを有するア
ノード側電極５を備えており、一方ｎエミツタは
端子Ｋを備えた導電材料、例えばアルミニウムか
らなるカソード側電極６ａ，６ｂにより接触され
ている。
部分１ａおよび１ｂを除外すれば、第１図に示
された半導体素体は軸７に回転対称に形成された
平らな円盤を有する。１ａおよび１ｂは、図の面
に垂直に実質的に半導体素体の全界面８にわたつ
てそれぞれ延びる半導体素体にはめ込まれた二つ
の条状のｎエミツタの部分を示す。部分１ａ，１
ｂはその方で、図の面に垂直である軸７を含む平
面に対して対称である。従つて１ｂに対称な別の
そのようなエミツタ部分は半導体素体の図示され
ない部分に存在する。ｎエミツタの各部分、例え
ば１ａあるいは１ｂは、カソード側の電極の対応
する部分、例えば６ａあるいは６ｂによつて接触
され、その場合その電極部分は互に電気的に接続
され、端子Ｋに導かれている。
された半導体素体は軸７に回転対称に形成された
平らな円盤を有する。１ａおよび１ｂは、図の面
に垂直に実質的に半導体素体の全界面８にわたつ
てそれぞれ延びる半導体素体にはめ込まれた二つ
の条状のｎエミツタの部分を示す。部分１ａ，１
ｂはその方で、図の面に垂直である軸７を含む平
面に対して対称である。従つて１ｂに対称な別の
そのようなエミツタ部分は半導体素体の図示され
ない部分に存在する。ｎエミツタの各部分、例え
ば１ａあるいは１ｂは、カソード側の電極の対応
する部分、例えば６ａあるいは６ｂによつて接触
され、その場合その電極部分は互に電気的に接続
され、端子Ｋに導かれている。
端子Ａから例えば10Ωの負荷抵抗Ｚを介して、
例えば＋1000Vの電圧Ｕを供給する電圧源Ｓに達
する。この電源の第二の端子Ｄは接地電位にあ
り、Ｋと接続されている。
例えば＋1000Vの電圧Ｕを供給する電圧源Ｓに達
する。この電源の第二の端子Ｄは接地電位にあ
り、Ｋと接続されている。
ｎエミツタの部分１ａ，１ｂの中で島状のｐ形
半導体領域９ないし１１がはめ込まれており、そ
れは界面８まで延びてここで電極１２ないし１４
によつて接触される。この電極は電源１５を介し
てカソード導体１６と接続された結接点２４に導
かれている。半導体領域９、ｐベース２の部分領
域１７およびチヤネル領域を形成し、薄い電気絶
縁層１９によつて界面８と分離されたゲート２０
により覆われたｎエミツタ部分１ａの縁部領域１
８がゲート２０の端子Ｇを介して制御可能なMIS
電界効果スイツチトランジスタTr１を形成する。
これは第一のスイツチ状態にｐベース２を電極１
２と低抵抗で接続する。構造９，１７，１８，１
９，２０がエンハンスメント型の電界効果トラン
ジスタを形成するという前提のもとでは、それを
介して低抵抗接続が通るｐ形反転層２１を界面８
の20の下に生じさせるためには端子Ｇに負の制御
電圧−UGを供給しなければならない。Tr１の第
二のスイツチ状態、すなわち制御電圧−UGを遮
断した場合は、低抵抗接続が中断されている。ｎ
エミツタの部分１ｂ中にはめ込まれた島状のｐ形
半導体領域１０および１１の使用のもとでこれに
類似したスイツチトランジスタTr２およびTr３
が界面８の上に備えられ、そのゲート２２および
２３は端子Ｇと接続されている。Tr２はそのス
イツチ状態に従つてｐベース２と電極１３の間の
低抵抗接続を、Tr３は２と電極１４の間のその
ような接続を形成する。さらにサイリスタの図示
されない部分に、軸７を含む平面に関してTr１
ないしTr３に対して対称に配置され、それらと
一諸に端子Ｇを介して制御されるスイツチトラン
ジスタを備える。その電極は回路結接点２４で電
極１２ないし１４に並列に接続されている。
半導体領域９ないし１１がはめ込まれており、そ
れは界面８まで延びてここで電極１２ないし１４
によつて接触される。この電極は電源１５を介し
てカソード導体１６と接続された結接点２４に導
かれている。半導体領域９、ｐベース２の部分領
域１７およびチヤネル領域を形成し、薄い電気絶
縁層１９によつて界面８と分離されたゲート２０
により覆われたｎエミツタ部分１ａの縁部領域１
８がゲート２０の端子Ｇを介して制御可能なMIS
電界効果スイツチトランジスタTr１を形成する。
これは第一のスイツチ状態にｐベース２を電極１
２と低抵抗で接続する。構造９，１７，１８，１
９，２０がエンハンスメント型の電界効果トラン
ジスタを形成するという前提のもとでは、それを
介して低抵抗接続が通るｐ形反転層２１を界面８
の20の下に生じさせるためには端子Ｇに負の制御
電圧−UGを供給しなければならない。Tr１の第
二のスイツチ状態、すなわち制御電圧−UGを遮
断した場合は、低抵抗接続が中断されている。ｎ
エミツタの部分１ｂ中にはめ込まれた島状のｐ形
半導体領域１０および１１の使用のもとでこれに
類似したスイツチトランジスタTr２およびTr３
が界面８の上に備えられ、そのゲート２２および
２３は端子Ｇと接続されている。Tr２はそのス
イツチ状態に従つてｐベース２と電極１３の間の
低抵抗接続を、Tr３は２と電極１４の間のその
ような接続を形成する。さらにサイリスタの図示
されない部分に、軸７を含む平面に関してTr１
ないしTr３に対して対称に配置され、それらと
一諸に端子Ｇを介して制御されるスイツチトラン
ジスタを備える。その電極は回路結接点２４で電
極１２ないし１４に並列に接続されている。
電圧Ｕを印加した際、サイリスタは、例えばｐ
ベース２に接触している点弧電極２５の端子Ｚ１
に供給される正の点弧インパルス電流によつて、
ｐベース２とｎベース３が電子・正孔プラズマに
よつて満たされているオン状態にスイツチされ
る。その場合は本発明に対する点弧の種類は何の
役もしない。
ベース２に接触している点弧電極２５の端子Ｚ１
に供給される正の点弧インパルス電流によつて、
ｐベース２とｎベース３が電子・正孔プラズマに
よつて満たされているオン状態にスイツチされ
る。その場合は本発明に対する点弧の種類は何の
役もしない。
サイリスタの消弧のためには端子Ｇに負の制御
電圧−UG、例えばインパルス電圧が印加され、
それによつてゲート２０，２２，２３などの下に
反転チヤネル、例えば２１が構成され、そのチヤ
ネルを介して電極１２ないし１４などとｐベース
２の間の低抵抗接続が通る。それによつて電源１
５からスイツチトランジスタTr１ないしTr３な
どを介して個々のエミツタ部分、例えば１ａにそ
れぞれ接するｐベースの部分領域、例えば１７に
供給される負の掃き出しインパルス電流が引き出
される。
電圧−UG、例えばインパルス電圧が印加され、
それによつてゲート２０，２２，２３などの下に
反転チヤネル、例えば２１が構成され、そのチヤ
ネルを介して電極１２ないし１４などとｐベース
２の間の低抵抗接続が通る。それによつて電源１
５からスイツチトランジスタTr１ないしTr３な
どを介して個々のエミツタ部分、例えば１ａにそ
れぞれ接するｐベースの部分領域、例えば１７に
供給される負の掃き出しインパルス電流が引き出
される。
掃き出しインパルス電流は、ｐベース２および
ｎベース３の中に存在する電子・正孔プラズマの
正孔の減少に導く。それによつてもはや空間電荷
によつて打ち消されないプラズマの電子はアノー
ド側の電極５まで移動する。この過程によつてｎ
エミツタ部分、例えば１ａおよび１ｂと並んで位
置するｐベースの部分領域、例えば１７から収縮
する。電源１５はその場合、プラズマを形成する
自由キヤリアを、例えば数マイクロ秒の時間にサ
イリスタから除去する大きさのサージ電流を供給
する。
ｎベース３の中に存在する電子・正孔プラズマの
正孔の減少に導く。それによつてもはや空間電荷
によつて打ち消されないプラズマの電子はアノー
ド側の電極５まで移動する。この過程によつてｎ
エミツタ部分、例えば１ａおよび１ｂと並んで位
置するｐベースの部分領域、例えば１７から収縮
する。電源１５はその場合、プラズマを形成する
自由キヤリアを、例えば数マイクロ秒の時間にサ
イリスタから除去する大きさのサージ電流を供給
する。
第２図は電源１５のコンデンサ１５′の形での
望ましい構成を示す。その電極側の端子は２６に
おいて接続される電源２６ａに連結されている。
これは、コンデンサ１５′を掃き出しインパルス
電流の交付の後に再び記入された極性をもつ最初
の電圧に充電する役目を持つ。実際の作動の際に
連続する掃き出しインパルス電流の間に比較的長
い時間が存在し、その間にサイリスタはオン状態
に作動されるから、コンデンサ１５′を電源２６
ａを介して比較的低い電流で充電することが可能
である。第２図では別の第１図に対応する回路各
部は既に用いた符号を備えている。
望ましい構成を示す。その電極側の端子は２６に
おいて接続される電源２６ａに連結されている。
これは、コンデンサ１５′を掃き出しインパルス
電流の交付の後に再び記入された極性をもつ最初
の電圧に充電する役目を持つ。実際の作動の際に
連続する掃き出しインパルス電流の間に比較的長
い時間が存在し、その間にサイリスタはオン状態
に作動されるから、コンデンサ１５′を電源２６
ａを介して比較的低い電流で充電することが可能
である。第２図では別の第１図に対応する回路各
部は既に用いた符号を備えている。
第３図は、第１図のサイリスタの第２図の電源
２６ａを他の回路部によつて置き換えられた別の
構成を示す。この場合カソード導体にオーム性抵
抗２７が挿入されており、そのサイリスタ側の端
子２８はコンデンサ１５′と接続されている。第
二の端子２９は整流器３０のカソードと接続さ
れ、そのアノードは電流制限抵抗３１を介して回
路結接点２４に結合されている。この回路におい
てオン状態で流れる負荷電流ｉによつて抵抗２７
に電圧降下が生じ、それが整流器を介して図示さ
れた極性でのコンデンサ１５′の充電に導く。第
３図の残りの回路部は第１、第２図の同じ符号の
回路部に相当する。
２６ａを他の回路部によつて置き換えられた別の
構成を示す。この場合カソード導体にオーム性抵
抗２７が挿入されており、そのサイリスタ側の端
子２８はコンデンサ１５′と接続されている。第
二の端子２９は整流器３０のカソードと接続さ
れ、そのアノードは電流制限抵抗３１を介して回
路結接点２４に結合されている。この回路におい
てオン状態で流れる負荷電流ｉによつて抵抗２７
に電圧降下が生じ、それが整流器を介して図示さ
れた極性でのコンデンサ１５′の充電に導く。第
３図の残りの回路部は第１、第２図の同じ符号の
回路部に相当する。
第４図に示すサイリスタは、例えば点弧電極２
５に端子Ｚ１を介して供給される正の点弧インパ
ルス電流によつてオン状態にスイツチングされる
ものである。ターンオフのためには端子G′に正
の制御電圧UG′、例えばインパルス電圧が印加さ
れ、それによつてゲート４５ないし４７の下に反
転層、例えば５３が形成され、その反転層を介し
て電極３６ないし３８とｎベース３との間のそれ
ぞれの低抵抗接続が通る。それによつてコンデン
サ４０から、Tr１′ないしTr３′を介して部分４
ａおよび４ｂのそれぞれの横に接するｎベースの
部分領域、例えば４２に供給される正の掃き出し
インパルス電流が引き出される。これによつて、
スイツチングトランジスタTr１ないしTr３によ
つて得られる上述の効果に類似してｐベース２と
ｎベース３の中に存在する電子・正孔プラズマの
収束が生ずる。サイリスタを確実にターンオフの
ために４０から与えられる掃き出しインパルス電
流はプラズマを形成する自由キヤリアを例えば数
マイクロ秒の時間にサイリスタから除去するほど
大きくなければならない。
５に端子Ｚ１を介して供給される正の点弧インパ
ルス電流によつてオン状態にスイツチングされる
ものである。ターンオフのためには端子G′に正
の制御電圧UG′、例えばインパルス電圧が印加さ
れ、それによつてゲート４５ないし４７の下に反
転層、例えば５３が形成され、その反転層を介し
て電極３６ないし３８とｎベース３との間のそれ
ぞれの低抵抗接続が通る。それによつてコンデン
サ４０から、Tr１′ないしTr３′を介して部分４
ａおよび４ｂのそれぞれの横に接するｎベースの
部分領域、例えば４２に供給される正の掃き出し
インパルス電流が引き出される。これによつて、
スイツチングトランジスタTr１ないしTr３によ
つて得られる上述の効果に類似してｐベース２と
ｎベース３の中に存在する電子・正孔プラズマの
収束が生ずる。サイリスタを確実にターンオフの
ために４０から与えられる掃き出しインパルス電
流はプラズマを形成する自由キヤリアを例えば数
マイクロ秒の時間にサイリスタから除去するほど
大きくなければならない。
第４図に示す実施例の発展は、ｎエミツタも例
えば第１図による１ａおよび１ｂのように複数の
部分に分割され、カソード側の制御可能なスイツ
チトランジスタTr１ないしTr３などが既に述べ
たように備えられることにある。この場合にTr
１ないしTr３などはそれらの端子Ｇ（第１図）を
介して、Tr１′ないしTr３′などはそれらの端子
G′を介して制御される。前者は負の制御電圧−
UGにより、後者は正の制御電圧UG′による。もち
ろん第４図に示す実施例におけるコンデンサ４０
は回路結接点３９を介して、それをサイリスタの
オンの位相中に図示の極性で充電する別の電源と
接続することができる。この場合は整流器５１お
よび電流制御抵抗５２ならびにアノード導線中の
オーム性抵抗４８は省かれる。
えば第１図による１ａおよび１ｂのように複数の
部分に分割され、カソード側の制御可能なスイツ
チトランジスタTr１ないしTr３などが既に述べ
たように備えられることにある。この場合にTr
１ないしTr３などはそれらの端子Ｇ（第１図）を
介して、Tr１′ないしTr３′などはそれらの端子
G′を介して制御される。前者は負の制御電圧−
UGにより、後者は正の制御電圧UG′による。もち
ろん第４図に示す実施例におけるコンデンサ４０
は回路結接点３９を介して、それをサイリスタの
オンの位相中に図示の極性で充電する別の電源と
接続することができる。この場合は整流器５１お
よび電流制御抵抗５２ならびにアノード導線中の
オーム性抵抗４８は省かれる。
本発明の上述の実施形式の変形ではエミツタ部
分１ａ，１ｂなどがそれ自体公知のように軸７
（第１図）に関して回転対称に形成することもで
きる。この場合には、部分１ａに対して円形の側
方境界が生じ、一方部分１ｂは円環の形を有す
る。さらにｎエミツタが、直線状、環状あるいは
それ自体公知のようにサイリスタの界面８にわた
つて分散する多数のエミツタ部分１ａ，１ｂなど
に分割されていることもできる。個々のｎエミツ
タ部分１ａ，１ｂなどは互につながり合つて形成
されてもよい。これは特に、つながり合つたエミ
ツタ部分が、多数の空所を備えたエミツタ層を形
成することと解するべきである。この場合もMIS
電界効果トランジスタがエミツタ部分の縁側に、
すなわち上記空所内に配されている。
分１ａ，１ｂなどがそれ自体公知のように軸７
（第１図）に関して回転対称に形成することもで
きる。この場合には、部分１ａに対して円形の側
方境界が生じ、一方部分１ｂは円環の形を有す
る。さらにｎエミツタが、直線状、環状あるいは
それ自体公知のようにサイリスタの界面８にわた
つて分散する多数のエミツタ部分１ａ，１ｂなど
に分割されていることもできる。個々のｎエミツ
タ部分１ａ，１ｂなどは互につながり合つて形成
されてもよい。これは特に、つながり合つたエミ
ツタ部分が、多数の空所を備えたエミツタ層を形
成することと解するべきである。この場合もMIS
電界効果トランジスタがエミツタ部分の縁側に、
すなわち上記空所内に配されている。
第１図を引用して述べたｎエミツタ部分１ａ，
１ｂなどの構成ならびにそれの上述の変形は当然
第４図に示すｐエミツタ部分４ａ，４ｂなどにも
適用される。
１ｂなどの構成ならびにそれの上述の変形は当然
第４図に示すｐエミツタ部分４ａ，４ｂなどにも
適用される。
本発明はサイリスタのエミツタの縁部帯域に
MIS電界効果トランジスタを集積し、多数設けら
れた前記エミツタ領域内に存在する異なる導電形
のソース、ドレイン領域の電極と前記エミツタに
接続されるカソードまたはアノードとの間にター
ンオフ時の掃き出し電流の電源を接続するもので
これによつてサイリスタの消弧の際にｐベースお
よびｎベースに溢れる電子・正孔プラズマの掃き
出しに役立つインパルス電流を供給する。この結
果ターンオフ過程がサイリスタの全面にわたつて
一様に進行し、電流集中がないのでサイリスタの
破壊のおこるおそれがない。また掃き出しインパ
ルス電流の電源を、サイリスタのオン状態中に低
い電流で充電されるコンデンサにより簡単に構成
することができる。
MIS電界効果トランジスタを集積し、多数設けら
れた前記エミツタ領域内に存在する異なる導電形
のソース、ドレイン領域の電極と前記エミツタに
接続されるカソードまたはアノードとの間にター
ンオフ時の掃き出し電流の電源を接続するもので
これによつてサイリスタの消弧の際にｐベースお
よびｎベースに溢れる電子・正孔プラズマの掃き
出しに役立つインパルス電流を供給する。この結
果ターンオフ過程がサイリスタの全面にわたつて
一様に進行し、電流集中がないのでサイリスタの
破壊のおこるおそれがない。また掃き出しインパ
ルス電流の電源を、サイリスタのオン状態中に低
い電流で充電されるコンデンサにより簡単に構成
することができる。
第１図は本発明により構成されたサイリスタの
一実施例の接続を原理的に示す回路図を含んだ断
面図、第２図は第１図のサイリスタの外部接続の
一実施例を示す回路図、第３図は別の実施例を示
す回路図、第４図は本発明により構成されたサイ
リスタの別の実施例を示す回路図を含んだ断面図
である。 １ａ，１ｂ……ｎエミツタ、２……ｐベース、
３……ｎベース、４，４ａ，４ｂ……ｐエミツ
タ、９，１０，１１，３２……ｐ形領域、１２，
３６……電極、１５……電源、１５′，４０……
コンデンサ、１６……カソード導体、４１……ア
ノード導体、２６ａ……別の電源、２７，４８…
…抵抗、３０，５１……整流器。
一実施例の接続を原理的に示す回路図を含んだ断
面図、第２図は第１図のサイリスタの外部接続の
一実施例を示す回路図、第３図は別の実施例を示
す回路図、第４図は本発明により構成されたサイ
リスタの別の実施例を示す回路図を含んだ断面図
である。 １ａ，１ｂ……ｎエミツタ、２……ｐベース、
３……ｎベース、４，４ａ，４ｂ……ｐエミツ
タ、９，１０，１１，３２……ｐ形領域、１２，
３６……電極、１５……電源、１５′，４０……
コンデンサ、１６……カソード導体、４１……ア
ノード導体、２６ａ……別の電源、２７，４８…
…抵抗、３０，５１……整流器。
Claims (1)
- 【特許請求の範囲】 １ 半導体素体がカソード側電極に接触され隣接
するｐベース層を備えたｎエミツタと、アノード
側電極に接触され隣接するｐベース層を備えたｐ
エミツタとを有し、その場合両ベース層はpn接
合によつて互に分離されており、エミツタの少な
くとも多数のエミツタ部分よりなり、またこのエ
ミツタ部分の縁部帯域に、それぞれｎ（ｐ）エミ
ツタ部分に挿入されたｐ（ｎ）半導体領域、ｐ
（ｎ）ベース層の部分領域およびその間に存在す
るチヤネル領域を包括し、その場合チヤネル帯域
は半導体素体の界面に対して絶縁され、制御端子
を備えたゲートで覆われているスイツチトランジ
スタを備えたものにおいて、ｐ（ｎ）半導体領域
が電源を介してカソード導体（アノード導体）と
接続された電極により接触され、前記電源の正
（負）極がカソード（アノード側）に配置された
ことを特徴とするターンオフ可能なサイリスタ。 ２ 特許請求の範囲第１項記載のサイリスタにお
いて、電源が、その電極側の端子が別の電源と接
続されたコンデンサによつて形成されたことを特
徴とするターンオフ可能なサイリスタ。 ３ 特許請求の範囲第１項記載のサイリスタにお
いて、電源が電極とカソード導体（アノード導
体）に挿入された抵抗のサイリスタ側端子との間
に接続されたコンデンサによつて形成されたこと
を特徴とするターンオフ可能なサイリスタ。 ４ 特許請求の範囲第３項記載のサイリスタにお
いて、コンデンサと挿入された抵抗からなる直列
接続回路が整流器に並列に接続されたことを特徴
とするターンオフ可能なサイリスタ。 ５ 特許請求の範囲第４項記載のサイリスタにお
いて、電流制限抵抗が整流器に直列に配されたこ
とを特徴とするターンオフ可能なサイリスタ。 ６ 特許請求の範囲第１項ないし第５項のいずれ
かに記載のサイリスタにおいて、ｎ（ｐ）エミツ
タ部分が相互につながり合つて形成されたことを
特徴とするターンオフ可能なサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3230760.8 | 1982-08-18 | ||
| DE3230760A DE3230760A1 (de) | 1982-08-18 | 1982-08-18 | Abschaltbarer thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951571A JPS5951571A (ja) | 1984-03-26 |
| JPH0126549B2 true JPH0126549B2 (ja) | 1989-05-24 |
Family
ID=6171157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150120A Granted JPS5951571A (ja) | 1982-08-18 | 1983-08-17 | タ−ンオフ可能なサイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4884114A (ja) |
| EP (1) | EP0104390B1 (ja) |
| JP (1) | JPS5951571A (ja) |
| DE (2) | DE3230760A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0389862A3 (de) * | 1989-03-29 | 1990-12-19 | Siemens Aktiengesellschaft | Abschaltbarer Thyristor |
| US5381025A (en) * | 1989-08-17 | 1995-01-10 | Ixys Corporation | Insulated gate thyristor with gate turn on and turn off |
| WO1991003078A1 (en) * | 1989-08-17 | 1991-03-07 | Ixys Corporation | Insulated gate thyristor with gate turn on and turn off |
| WO1993000951A1 (en) * | 1991-07-02 | 1993-01-21 | Inhale, Inc. | Method and device for delivering aerosolized medicaments |
| JP2944840B2 (ja) * | 1993-03-12 | 1999-09-06 | 株式会社日立製作所 | 電力用半導体装置 |
| DE4403431A1 (de) * | 1994-02-04 | 1995-08-10 | Abb Management Ag | Abschaltbares Halbleiterbauelement |
| US6127723A (en) * | 1998-01-30 | 2000-10-03 | Sgs-Thomson Microelectronics, S.R.L. | Integrated device in an emitter-switching configuration |
| KR102223095B1 (ko) * | 2020-10-26 | 2021-03-04 | 전은혜 | 지방분해주사용 약학적 조성물 및 그의 용도 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1317754A (ja) * | 1961-03-17 | 1963-05-08 | ||
| US3343104A (en) * | 1964-07-30 | 1967-09-19 | Westinghouse Electric Corp | Gate turn-off device driving a power switching semiconductor device |
| DE2801722A1 (de) * | 1978-01-16 | 1979-07-19 | Siemens Ag | Schaltungsanordnung zum herabsetzen der freiwerdezeit eines thyristors |
| DE2825794C2 (de) * | 1978-06-13 | 1986-03-20 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Abschaltbarer Thyristor |
| JPS5545274A (en) * | 1978-09-26 | 1980-03-29 | Hitachi Ltd | Gate circuit of gate turn-off thyristor |
| DE7909286U1 (de) * | 1979-03-31 | 1980-12-04 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | In einem gehaeuse angeordneter gate- ausschaltbarer thyristor, welchem zur steuerung des ausschaltstromes ein separates halbleiter-schaltelement zugeordnet ist |
| DE2945324A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten |
| DE3018542A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbarem emitter-kurzschluss und verfahren zu seinem betrieb |
| DE3018468A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitterkurzschluessen und verfahren zu seinem betrieb |
-
1982
- 1982-08-18 DE DE3230760A patent/DE3230760A1/de not_active Withdrawn
-
1983
- 1983-07-19 US US06/515,175 patent/US4884114A/en not_active Expired - Fee Related
- 1983-08-11 EP EP83107968A patent/EP0104390B1/de not_active Expired
- 1983-08-11 DE DE8383107968T patent/DE3370900D1/de not_active Expired
- 1983-08-17 JP JP58150120A patent/JPS5951571A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0104390B1 (de) | 1987-04-08 |
| JPS5951571A (ja) | 1984-03-26 |
| DE3230760A1 (de) | 1984-02-23 |
| EP0104390A1 (de) | 1984-04-04 |
| DE3370900D1 (en) | 1987-05-14 |
| US4884114A (en) | 1989-11-28 |
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