JPS6141145B2 - - Google Patents
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- JPS6141145B2 JPS6141145B2 JP52024489A JP2448977A JPS6141145B2 JP S6141145 B2 JPS6141145 B2 JP S6141145B2 JP 52024489 A JP52024489 A JP 52024489A JP 2448977 A JP2448977 A JP 2448977A JP S6141145 B2 JPS6141145 B2 JP S6141145B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/60—Impurity distributions or concentrations
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/241—Asymmetrical thyristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
- H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]
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- Thyristors (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置に係り、例えばゲートタ
ーンオフサイリスタ（以下GTOと称する）など
のメサ型の半導体装置に関する。
ーンオフサイリスタ（以下GTOと称する）など
のメサ型の半導体装置に関する。
一般にGTOはゲート電極に正及び負のパルス
を印加することによりターンオン及びターンオフ
を可能にするため、転流回路などが不必要であ
り、またスイツチング時間が著しく小さいので高
周波で動作できるという利点を有している。一方
GTOはターンオフ時のパワー損失が一定の値に
達すると、熱破壊現象を起すために流し得る陽極
電流に限界があり、その値は高々400〔Ａ〕程度
で一般サイリスタの約1/3位で、電流容量を大き
くできない欠点がある。この原因はGTOをター
ンオフするに際し、局所的に電流集中が起り、わ
ずかな面積に全陽極電流が流れることにより、そ
の電流密度が著しく増大するためスイツチングパ
ワーが急激に増加し熱破壊に至るためである。こ
のような現象を緩和するために、一般にマルチ・
エミツタ構造即ちカソード領域を分割し実質的に
複数の小さなGTO（GTOエレメントと呼ぶ）を
並列接続した構造を取り電流容量を大きくしてい
る。このような構造を用いれば電流集中箇所があ
る程度分散され、その結果スイツチングパワーが
分散するので陽極電流を多少増大させることがで
きる。しかし以上のような改善を行なつても各
GTOエレメントにおいて上記と同じ現象が起こ
るので本質的な問題解決にはならなかつた。即ち
ターンオフ時に各GTOエレメント間の陽極電流
のバランスがくずれ、ターンオフ過程の最終時で
は１個乃至数個のGTOエレメントに電流集中が
起こりそれらが破壊してしまうのである。この原
因は一つには現在のプロセス技術において直径40
mm以上のウエハ全面に均一な拡散を施し、かつ一
様なライフタイムを実現するこが困難なためであ
る。また一方では従来のGTO理論にはウエハの
深さ方向の構造に関する理論はあるが、横方向の
構造に関する厳密な理論は未だないために大電流
GTOの設計ができなかつたためである。
を印加することによりターンオン及びターンオフ
を可能にするため、転流回路などが不必要であ
り、またスイツチング時間が著しく小さいので高
周波で動作できるという利点を有している。一方
GTOはターンオフ時のパワー損失が一定の値に
達すると、熱破壊現象を起すために流し得る陽極
電流に限界があり、その値は高々400〔Ａ〕程度
で一般サイリスタの約1/3位で、電流容量を大き
くできない欠点がある。この原因はGTOをター
ンオフするに際し、局所的に電流集中が起り、わ
ずかな面積に全陽極電流が流れることにより、そ
の電流密度が著しく増大するためスイツチングパ
ワーが急激に増加し熱破壊に至るためである。こ
のような現象を緩和するために、一般にマルチ・
エミツタ構造即ちカソード領域を分割し実質的に
複数の小さなGTO（GTOエレメントと呼ぶ）を
並列接続した構造を取り電流容量を大きくしてい
る。このような構造を用いれば電流集中箇所があ
る程度分散され、その結果スイツチングパワーが
分散するので陽極電流を多少増大させることがで
きる。しかし以上のような改善を行なつても各
GTOエレメントにおいて上記と同じ現象が起こ
るので本質的な問題解決にはならなかつた。即ち
ターンオフ時に各GTOエレメント間の陽極電流
のバランスがくずれ、ターンオフ過程の最終時で
は１個乃至数個のGTOエレメントに電流集中が
起こりそれらが破壊してしまうのである。この原
因は一つには現在のプロセス技術において直径40
mm以上のウエハ全面に均一な拡散を施し、かつ一
様なライフタイムを実現するこが困難なためであ
る。また一方では従来のGTO理論にはウエハの
深さ方向の構造に関する理論はあるが、横方向の
構造に関する厳密な理論は未だないために大電流
GTOの設計ができなかつたためである。
この発明は上記した点に鑑みなされたもので、
例えば400〔Ａ〕以上の陽極電流をターンオフで
きる半導体装置を提供するものである。
例えば400〔Ａ〕以上の陽極電流をターンオフで
きる半導体装置を提供するものである。
そこでこの発明の実施例を図面を参照して説明
する。第１図はこの発明半導体装置のうちGTO
に適用して説明するための図で、概略的な不純物
濃度分布を示す曲線図である。第１図において１
はｐ型の導電型を示すアノード領域、２は該アノ
ード領域１に隣接して設けられたｎ型の導電型を
有するｎベース領域、３は該ｎベース領域に隣接
して設けられたｐ型の導電型を有するｐベース領
域で、このｐベース領域３からはゲート電極３ａ
が取り出されるようになつている。４は該ｐベー
ス領域３に隣接しｎ型の導電型を有するカソード
領域である。そして１ａ及び４ａが取り出される
ようになつている。
する。第１図はこの発明半導体装置のうちGTO
に適用して説明するための図で、概略的な不純物
濃度分布を示す曲線図である。第１図において１
はｐ型の導電型を示すアノード領域、２は該アノ
ード領域１に隣接して設けられたｎ型の導電型を
有するｎベース領域、３は該ｎベース領域に隣接
して設けられたｐ型の導電型を有するｐベース領
域で、このｐベース領域３からはゲート電極３ａ
が取り出されるようになつている。４は該ｐベー
ス領域３に隣接しｎ型の導電型を有するカソード
領域である。そして１ａ及び４ａが取り出される
ようになつている。
前記アノード領域１及びカソード領域４から
夫々電極がこのように構成されている。GTOの
ターンオフは電極３ａに印加する電圧によつてｐ
ベース領域３中の過剰キヤリアを排出行うことと
して理解される。即ちゲート電極３ａに負電圧を
印加することによりｐベース領域３中の正孔がゲ
ート電極３ａから素子外に排出され、電子はカソ
ード領域４とｐベース領域３のPN接合J3を通つ
てカソード電極４ａから排出される。したがつ
て、ゲート電極３ａに負の電圧を印加することに
よりゲートに負電流が流れ、実質的にカソード―
ゲート電極間に電圧ＶGKを印加した状態と同じで
ある。
夫々電極がこのように構成されている。GTOの
ターンオフは電極３ａに印加する電圧によつてｐ
ベース領域３中の過剰キヤリアを排出行うことと
して理解される。即ちゲート電極３ａに負電圧を
印加することによりｐベース領域３中の正孔がゲ
ート電極３ａから素子外に排出され、電子はカソ
ード領域４とｐベース領域３のPN接合J3を通つ
てカソード電極４ａから排出される。したがつ
て、ゲート電極３ａに負の電圧を印加することに
よりゲートに負電流が流れ、実質的にカソード―
ゲート電極間に電圧ＶGKを印加した状態と同じで
ある。
この電圧はカソード領域４とｐベース領域３の
PN接合J3の阻止方向にかかるからターンオフが
進むにつれてカソード領域４とｐベース領域３の
PN接合J3が逆バイアス状態になり、カソード領
域４からｐベース領域３への電子の注入が少なく
なつてｐベース領域３の過剰キヤリアは排出効果
と再結合によつて減少する。そしてｎベース領域
２の過剰キヤリアが再結合によつて消滅するまで
逆バイアス状態が維持できればGTOはターンオ
フされる。そして逆バイアスの大きさはカソード
領域４とｐベース３のPN接合J3の逆耐圧電圧ＶJ
で決まり、接合J3を逆バイアス状態に維持するに
はカソード領域４とｐベース領域３のPN接合の
逆耐圧電圧ＶJは高い程効果が大きい。
PN接合J3の阻止方向にかかるからターンオフが
進むにつれてカソード領域４とｐベース領域３の
PN接合J3が逆バイアス状態になり、カソード領
域４からｐベース領域３への電子の注入が少なく
なつてｐベース領域３の過剰キヤリアは排出効果
と再結合によつて減少する。そしてｎベース領域
２の過剰キヤリアが再結合によつて消滅するまで
逆バイアス状態が維持できればGTOはターンオ
フされる。そして逆バイアスの大きさはカソード
領域４とｐベース３のPN接合J3の逆耐圧電圧ＶJ
で決まり、接合J3を逆バイアス状態に維持するに
はカソード領域４とｐベース領域３のPN接合の
逆耐圧電圧ＶJは高い程効果が大きい。
これはターンオフの最終時のゲート電流ＩGが
ドリフト電流により支配的にされるからである。
一方ｐベース領域３中の過剰キヤリアは第２図に
示すような経路ａでゲート電極３ａから排出され
る。排出効果はｐベース領域３の横方向抵抗ＲB
が小さい程著しい。従つてＶJ／ＲBが大きい程、
GTOのターンオフはしやすくなる。
ドリフト電流により支配的にされるからである。
一方ｐベース領域３中の過剰キヤリアは第２図に
示すような経路ａでゲート電極３ａから排出され
る。排出効果はｐベース領域３の横方向抵抗ＲB
が小さい程著しい。従つてＶJ／ＲBが大きい程、
GTOのターンオフはしやすくなる。
なおＶJ／ＲBはターンオフ過程のある時刻から
ターンオフ終了時までのゲート電流ＩGであるか
ら ＩG＝ＶJ／ＲB ……(1) と表わせる。ＲBはｐベース領域３のシート抵抗
ρSBと、第２図に示されるカソード領域４とｐベ
ース領域３のPN接合の幅２ｈ（横の長さ）、ｌ
（縦の長さ）で与えられる。ただしこの場合は
GTOエレメントを長方形に仮定しているが、こ
の形状は長方形に限ることなく何でもよい。
ターンオフ終了時までのゲート電流ＩGであるか
ら ＩG＝ＶJ／ＲB ……(1) と表わせる。ＲBはｐベース領域３のシート抵抗
ρSBと、第２図に示されるカソード領域４とｐベ
ース領域３のPN接合の幅２ｈ（横の長さ）、ｌ
（縦の長さ）で与えられる。ただしこの場合は
GTOエレメントを長方形に仮定しているが、こ
の形状は長方形に限ることなく何でもよい。
次にｐベース領域３のシート抵抗ρSBは次のよ
うにして求められる。
うにして求められる。
まず抵抗率ρ（Ω・cm）は電界Ｅ（Ｖ／cm）と
電流密度Ｊ（Ａ／cm2）によつてオームの法則で次
のように定義される。
電流密度Ｊ（Ａ／cm2）によつてオームの法則で次
のように定義される。
Ｅ＝ρ・Ｊ ……(2)
そして導電率σ（Ω-1・cm-1）は抵抗率の逆数
で定義されるから ρ＝１／σ＝１／ｑ（μoｎ＋μpｐ） ……(3) と表わせる。ここで、ｑは電荷、μoは電子易動
度（cm2／Ｖ・sec）、μpは正孔易動度（cm2／Ｖ・
sec）、ｎ，ｐは自由電子、自由正孔のキヤリア濃
度（cm-3）である。
で定義されるから ρ＝１／σ＝１／ｑ（μoｎ＋μpｐ） ……(3) と表わせる。ここで、ｑは電荷、μoは電子易動
度（cm2／Ｖ・sec）、μpは正孔易動度（cm2／Ｖ・
sec）、ｎ，ｐは自由電子、自由正孔のキヤリア濃
度（cm-3）である。
本発明で問題にしているｐベース領域において
は、正孔が多数キヤリアであるからｎ≪ｐとな
り、上記(3)式は次のように書き換えられる。
は、正孔が多数キヤリアであるからｎ≪ｐとな
り、上記(3)式は次のように書き換えられる。
ρ＝１／ｑ（μp・ｐ） ……(4)
または抵抗率ρ（Ω・cm）とシート抵抗ρSB
（Ω／□）の関係は、半導体のキヤリア分布が一
様ならば、半導体の厚さをｘ（cm）として ρ＝ρSB・ｘ ……(5) と定義される。上記(4)式と(5)式からシート抵抗ρ
Sは次のように表わされる。
（Ω／□）の関係は、半導体のキヤリア分布が一
様ならば、半導体の厚さをｘ（cm）として ρ＝ρSB・ｘ ……(5) と定義される。上記(4)式と(5)式からシート抵抗ρ
Sは次のように表わされる。
ρSB＝１／ｑμpPX ……(6)
本発明で問題としているｐベース領域は、ｐベ
ース領域中のキヤリア分布が必ずしも一様でな
く、不純物濃度分布ＮBに従つて変化する。ここ
で一般に良く用いられているように、ｐベース領
域のアクセプタのすべてが活性化しているという
近似を用いた。即ち自由正孔濃度とアクセプタ濃
度が等しいとした。その結果、(6)式中のpxは積
分量∫Ｊ２ Ｊ３ＮBｄXに置き換えられる。また易動度μ
Pはキヤリア濃度が変わると変化するので積分の
中に入れる必要がある。従つて上記(6)式は次のよ
うに表わされる。
ース領域中のキヤリア分布が必ずしも一様でな
く、不純物濃度分布ＮBに従つて変化する。ここ
で一般に良く用いられているように、ｐベース領
域のアクセプタのすべてが活性化しているという
近似を用いた。即ち自由正孔濃度とアクセプタ濃
度が等しいとした。その結果、(6)式中のpxは積
分量∫Ｊ２ Ｊ３ＮBｄXに置き換えられる。また易動度μ
Pはキヤリア濃度が変わると変化するので積分の
中に入れる必要がある。従つて上記(6)式は次のよ
うに表わされる。
ρSB＝１／ｑ∫Ｊ２ Ｊ３μPＮBｄX ……(7)
ここでJ2はｎベース領域２とｐベース領域３と
のpn接合位置で、J3はｐベース領域３とカソー
ド領域４とのpn接合位置である。なお不純物濃
度分布ＮBは、拡がり抵抗測定法によつて求めた
実測値を使用し、また易動度μpは文献の値を使
用する。
のpn接合位置で、J3はｐベース領域３とカソー
ド領域４とのpn接合位置である。なお不純物濃
度分布ＮBは、拡がり抵抗測定法によつて求めた
実測値を使用し、また易動度μpは文献の値を使
用する。
次にベース抵抗ＲB〔Ω〕とシート抵抗ρSB
（Ω／□）の関係を明らかにする。今第２図にお
いて厚さｘ（cm）のｐベース領域中を横方向に電
流が流れるとし、ｐベース領域の抵抗率をρ
（Ω・cm）とすると、ｐベース領域の抵抗ＲBはｈ
＝＞ho（＝160μｍ）に於いて次のように定義さ
れる。
（Ω／□）の関係を明らかにする。今第２図にお
いて厚さｘ（cm）のｐベース領域中を横方向に電
流が流れるとし、ｐベース領域の抵抗率をρ
（Ω・cm）とすると、ｐベース領域の抵抗ＲBはｈ
＝＞ho（＝160μｍ）に於いて次のように定義さ
れる。
Ｒ＝ρ・電流路の長さ／電流路の面積＝ρ・ｈ／
lx ……(8) またｈ＜hoではＲB≒ρ・ho／lXである。とこ
ろで抵抗率とシート抵抗ρSBは上記(5)式のように
定義されるので、上記(8)式の抵抗ＲBとρSBの関
係は次のように定義される。
lx ……(8) またｈ＜hoではＲB≒ρ・ho／lXである。とこ
ろで抵抗率とシート抵抗ρSBは上記(5)式のように
定義されるので、上記(8)式の抵抗ＲBとρSBの関
係は次のように定義される。
ＲB＝ρSB・ｘ・ｈ／lx＝ρSB・ｈ／ｌ……(9)
この(9)式を用いてゲート電流ＩG（Ａ）、カソー
ド・ゲート間電圧ＶJ（Ｖ）、ゲート抵抗ＲBの関
係を求めると、次のようになる。
ド・ゲート間電圧ＶJ（Ｖ）、ゲート抵抗ＲBの関
係を求めると、次のようになる。
ＩG＝ＶJ／ＲB＝ＶJ・ｌ／ρSB・ｈ ……(10)
ただし、実際にはエレメントの長さ方向にも電
流集中が起るので、上記(10)式のｌは電流集中の度
合いを表わす定数ｋで置き換えられ、次式のよう
になる。
流集中が起るので、上記(10)式のｌは電流集中の度
合いを表わす定数ｋで置き換えられ、次式のよう
になる。
ＩG＝Ｋ・ＶJ／ρSB・ｈ ……(11)
一方GTOエレメントの陽極電流ＩAは、動作利
得ＧOFFとＩGで表わされ、その関係は ＩA＝ＧOFF・ＩG ……(12) である。GTOエレメントの並列接続によるGTO
全体の陽極電流ＩATは、各GTOエレメントのタ
ーンオフ時の電流バランスを決める変数ｎで表わ
されるので、最終的にはＩATはｈhoに於いて ＩAT＝ｋ・ｎ・ＧOFF・ＶJ／ρSB・ｈ……(13) で表わされる。この（13）式においてｋ・ｎ・Ｇ
OFFは測定条件を一定にすれば、ｎベース領域の
比抵抗ρの関数である。又ｈはＰベースのホール
の拡散長に近い場合ｈは０に近くなるのではな
く、一定値hoにおきかえることが可能である。
ｈをより小さくしてもＩATはさほど向上しない。
従つてｈに関しては定数として扱つてもよい。即
ち、ｈ＜h0ではＩAT≒ｋ・ｎ・ＧOFF・ＶJ／ρS
Ｂ・h0である。
得ＧOFFとＩGで表わされ、その関係は ＩA＝ＧOFF・ＩG ……(12) である。GTOエレメントの並列接続によるGTO
全体の陽極電流ＩATは、各GTOエレメントのタ
ーンオフ時の電流バランスを決める変数ｎで表わ
されるので、最終的にはＩATはｈhoに於いて ＩAT＝ｋ・ｎ・ＧOFF・ＶJ／ρSB・ｈ……(13) で表わされる。この（13）式においてｋ・ｎ・Ｇ
OFFは測定条件を一定にすれば、ｎベース領域の
比抵抗ρの関数である。又ｈはＰベースのホール
の拡散長に近い場合ｈは０に近くなるのではな
く、一定値hoにおきかえることが可能である。
ｈをより小さくしてもＩATはさほど向上しない。
従つてｈに関しては定数として扱つてもよい。即
ち、ｈ＜h0ではＩAT≒ｋ・ｎ・ＧOFF・ＶJ／ρS
Ｂ・h0である。
このようなことからGTO素子のＩAT容量を決
める因子はＶJ／ρSB及びｎベースの比抵抗ρで
ある。
める因子はＶJ／ρSB及びｎベースの比抵抗ρで
ある。
第３図はＶJ／ρSBを変数にし、ｎベースの比
抵抗ρを25Ω・cmとした時の陽極電流ＩATの実験
図をプロツトしたものである。
抵抗ρを25Ω・cmとした時の陽極電流ＩATの実験
図をプロツトしたものである。
さらに第４図ａはＶJI／ρSBを一定として、ｎ
ベース比抵抗を変えた時ｋ・ｎ・ＧOFF／ｈの値
とＩATをプロツトしたグラフである。このよう
に、ｎベースの比抵抗が大きい場合、ｋ・ｎ・Ｇ
OFF／ｈの値が大きくなるのはJ2接合の電圧が回
復した時、ｎベースの比抵抗が大きいほど空乏層
の幅が大きくなり、J2接合の電界強度が弱くなる
ため各エレメントの電流バランスが保ちやすいた
めと解釈される。尚第４図ａにおいては、ＶJ1／
ρSBを0.32Aにし、ｎベースの比抵抗を変えた時
のｋ・ｎ・ＧOFF／ｈの値とＩATとをプロツトし
たグラフであるが、ＶJ1／ρBSを0.2，0.4，0.5，
0.6Aにした場合は第４図ｂのようになる。この
第４図ａ，ｂから明らかのように、ＶJ1／ρSBが
0.2〜0.6Aに変わると、IATとρの比例関係が保
たれ、その傾きが変わることになる。
ベース比抵抗を変えた時ｋ・ｎ・ＧOFF／ｈの値
とＩATをプロツトしたグラフである。このよう
に、ｎベースの比抵抗が大きい場合、ｋ・ｎ・Ｇ
OFF／ｈの値が大きくなるのはJ2接合の電圧が回
復した時、ｎベースの比抵抗が大きいほど空乏層
の幅が大きくなり、J2接合の電界強度が弱くなる
ため各エレメントの電流バランスが保ちやすいた
めと解釈される。尚第４図ａにおいては、ＶJ1／
ρSBを0.32Aにし、ｎベースの比抵抗を変えた時
のｋ・ｎ・ＧOFF／ｈの値とＩATとをプロツトし
たグラフであるが、ＶJ1／ρBSを0.2，0.4，0.5，
0.6Aにした場合は第４図ｂのようになる。この
第４図ａ，ｂから明らかのように、ＶJ1／ρSBが
0.2〜0.6Aに変わると、IATとρの比例関係が保
たれ、その傾きが変わることになる。
ＶJ1／ρSBがいかなる値を取つても、ＩATと
ρ・ＶJ1／ρSBは比例関係にあり、その比例定数
は38となる。またｈが変わると、第４図ａ，ｂの
縦軸のスケールが変るだけで、ＩATとｋ・ｎ・Ｇ
OFF／ｈの関係は保存する。即ちｈが２倍になる
と、ＩATは1/2になるような関係は保たれる。
ρ・ＶJ1／ρSBは比例関係にあり、その比例定数
は38となる。またｈが変わると、第４図ａ，ｂの
縦軸のスケールが変るだけで、ＩATとｋ・ｎ・Ｇ
OFF／ｈの関係は保存する。即ちｈが２倍になる
と、ＩATは1/2になるような関係は保たれる。
以上のことからＩATはＶJ／ρSB及びｎベース
の比抵抗ρによつて決まるという事が示される。
の比抵抗ρによつて決まるという事が示される。
第３図、第４図より最終的にＩATはｈ＞hoに
於いて ＩAT38・ρ・ＶJ1／ρSB ……（14） と表わされる。尚ｈ＜hoに於いてはＩAT≒38・
ρ・ＶJ1／ρSBである。従つてρ・ＶJ1／ρSB
10.5の時ＩAT400Aとなる。
於いて ＩAT38・ρ・ＶJ1／ρSB ……（14） と表わされる。尚ｈ＜hoに於いてはＩAT≒38・
ρ・ＶJ1／ρSBである。従つてρ・ＶJ1／ρSB
10.5の時ＩAT400Aとなる。
例えばＩAT＝400Aの素子のｎベース領域２の
不純物濃度は２×1014／cm3で、その比抵抗はρは
25Ω・cmｐベース領域３の表面不純物濃度ＮBは
２×1018／cm3であり、そのシート抵抗ρSBは30.8
Ω／□カソード領域４の表面不純物濃度は５×
1020／cm3であつた。そしてこの時のカソード領域
の深さＸjは10〔μｍ〕で、ｐベース領域３の厚
さＸj2は53〔μｍ〕で、そのカソード領域４とｐ
ベース領域３とのPN接合J3の逆方向電圧は12
〔Ｖ〕、カソード領域４とｐベース領域３のPN接
合の横方向の長さｈは160μｍで、縦の長さｌは
4.2mmであつた。従つて(9)式よりＲB＝1.18Ωであ
つた。例えば従来のGTOはいずれの場合もρ・
ＶJ／ρSB＜10.5V・cmであり、且つ今までＩAT
とρ・ＶJ／ρSBの関係が第３図に示すような関
係にあることは誰一人として気がついていない。
不純物濃度は２×1014／cm3で、その比抵抗はρは
25Ω・cmｐベース領域３の表面不純物濃度ＮBは
２×1018／cm3であり、そのシート抵抗ρSBは30.8
Ω／□カソード領域４の表面不純物濃度は５×
1020／cm3であつた。そしてこの時のカソード領域
の深さＸjは10〔μｍ〕で、ｐベース領域３の厚
さＸj2は53〔μｍ〕で、そのカソード領域４とｐ
ベース領域３とのPN接合J3の逆方向電圧は12
〔Ｖ〕、カソード領域４とｐベース領域３のPN接
合の横方向の長さｈは160μｍで、縦の長さｌは
4.2mmであつた。従つて(9)式よりＲB＝1.18Ωであ
つた。例えば従来のGTOはいずれの場合もρ・
ＶJ／ρSB＜10.5V・cmであり、且つ今までＩAT
とρ・ＶJ／ρSBの関係が第３図に示すような関
係にあることは誰一人として気がついていない。
次に400A以上の陽極電流（ＩAT）を流し得る
GTOの具体的な製造方法を第５図を参照して説
明する。なお第５図の符号は第１図と同じ部分は
同じ符号で示す。まずｎベース領域となるｎ型Si
板２を用意する。この基板２の不純物濃度は低く
例えば２×1014／cm3（ρ＝25Ω・cm）位である。
その後このｎ型Si基板２の両面から例えばボロン
Ｂを拡散しｐ型領域を形成する。このｐ型領域の
一方はアノード領域１、他方はｐベース領域３と
なる。この夫々の領域１及び３の表面不純物濃度
は２×1018／cm3（30Ω／□）位である。そしてｐ
ベース領域３に例えばＰ（リン）を拡散してｎ型
領域を形成する。この時のＶJは約13Vとなる。
このｎ型領域を選択エツチングにより複数に分割
する。この分割されたｎ型領域がカソード領域４
となる。そしてこの分割されたカソード領域４に
より、実質的に小さなGTOが複数個設けられた
所謂るマルチエミツタ構造になる。次にｐベース
領域３からゲート電極３ａを取り出し、アノード
領域１からアノード電極１ａを取り出し、カソー
ド領域４からカソード電極４ａを取り出す。そし
てアノード電極１ａ側とカソード電極４ａ側に
夫々パツケージ用電極１１ａ，１４ａを設け、カ
ソード電極４ａ側に設けたパツケージ用電極１４
ａから矢印方向の圧接するように構成してある。
このようにして、ρ・ＶJ／ρSBの値が約10.8
〔Ｖ・cm〕、ＩATが410A位の圧接型のGTO（第５
図）が得られる。
GTOの具体的な製造方法を第５図を参照して説
明する。なお第５図の符号は第１図と同じ部分は
同じ符号で示す。まずｎベース領域となるｎ型Si
板２を用意する。この基板２の不純物濃度は低く
例えば２×1014／cm3（ρ＝25Ω・cm）位である。
その後このｎ型Si基板２の両面から例えばボロン
Ｂを拡散しｐ型領域を形成する。このｐ型領域の
一方はアノード領域１、他方はｐベース領域３と
なる。この夫々の領域１及び３の表面不純物濃度
は２×1018／cm3（30Ω／□）位である。そしてｐ
ベース領域３に例えばＰ（リン）を拡散してｎ型
領域を形成する。この時のＶJは約13Vとなる。
このｎ型領域を選択エツチングにより複数に分割
する。この分割されたｎ型領域がカソード領域４
となる。そしてこの分割されたカソード領域４に
より、実質的に小さなGTOが複数個設けられた
所謂るマルチエミツタ構造になる。次にｐベース
領域３からゲート電極３ａを取り出し、アノード
領域１からアノード電極１ａを取り出し、カソー
ド領域４からカソード電極４ａを取り出す。そし
てアノード電極１ａ側とカソード電極４ａ側に
夫々パツケージ用電極１１ａ，１４ａを設け、カ
ソード電極４ａ側に設けたパツケージ用電極１４
ａから矢印方向の圧接するように構成してある。
このようにして、ρ・ＶJ／ρSBの値が約10.8
〔Ｖ・cm〕、ＩATが410A位の圧接型のGTO（第５
図）が得られる。
なお上記実施例の場合四層構造のゲートターン
オフサイリスタ（GTO）について述べたが、例
えば五層構造でゲート電極にオンの信号と逆の信
号を加えることにより、素子がターンオフする半
導体装置においても本発明を適用することができ
る。また上記で示した導電型を夫々逆にした場合
においても本発明を適用でき、さらにｎベース領
域２とアノード領域１との間にn+領域を設けた
場合にも適用できる。その他ゲート信号により素
子自体を制御できる半導体装置には本発明を適用
することが可能である。
オフサイリスタ（GTO）について述べたが、例
えば五層構造でゲート電極にオンの信号と逆の信
号を加えることにより、素子がターンオフする半
導体装置においても本発明を適用することができ
る。また上記で示した導電型を夫々逆にした場合
においても本発明を適用でき、さらにｎベース領
域２とアノード領域１との間にn+領域を設けた
場合にも適用できる。その他ゲート信号により素
子自体を制御できる半導体装置には本発明を適用
することが可能である。
以上説明したことから明らかなのように、本発
明はゲート電極の信号を制御することによりター
ンオフする半導体装置において、ゲート電極を設
けた半導体領域のシート抵抗ρSBと、カソード領
域との接合の逆耐圧ＶJと、上記以外のベース領
域の比抵抗ρとの関係が、ρ・ＶJ／ρSB≧
10.5V・cmにあるように構成したものである。こ
のように構成することにより例えば第３図から明
らかのように400A以上の陽極電流をターンオフ
できる。
明はゲート電極の信号を制御することによりター
ンオフする半導体装置において、ゲート電極を設
けた半導体領域のシート抵抗ρSBと、カソード領
域との接合の逆耐圧ＶJと、上記以外のベース領
域の比抵抗ρとの関係が、ρ・ＶJ／ρSB≧
10.5V・cmにあるように構成したものである。こ
のように構成することにより例えば第３図から明
らかのように400A以上の陽極電流をターンオフ
できる。
第１図は本発明を説明するためにGTO内部の
夫々の領域の不純物濃度を概略的に示す図、第２
図は本発明の一実施例を説明するためのGTOの
一部の構成を示す斜視図、第３図は本発明の一実
施例を説明するためにρ・ＶJ／ρSBとＩATの関
係を示した図、第４図は本発明の一実施例を説明
するためにｎベース比抵抗を変えた時のｋ・ｎ・
ＧOFF／ｈの値を示した図、第５図は本発明の一
実施例の製造方法を説明するための断面図であ
る。 第２図において、２はｎベース領域、３はｐベ
ース領域、４はカソード領域、３ａはゲート電
極、４ａはカソード電極、J2，J3はpn接合であ
る。
夫々の領域の不純物濃度を概略的に示す図、第２
図は本発明の一実施例を説明するためのGTOの
一部の構成を示す斜視図、第３図は本発明の一実
施例を説明するためにρ・ＶJ／ρSBとＩATの関
係を示した図、第４図は本発明の一実施例を説明
するためにｎベース比抵抗を変えた時のｋ・ｎ・
ＧOFF／ｈの値を示した図、第５図は本発明の一
実施例の製造方法を説明するための断面図であ
る。 第２図において、２はｎベース領域、３はｐベ
ース領域、４はカソード領域、３ａはゲート電
極、４ａはカソード電極、J2，J3はpn接合であ
る。
Claims (1)
- １ 一導電型の第１半導体領域と、該第１半導体
領域に設けられたアノード電極と、該第１半導体
領域に隣接し該第１半導体領域と逆の導電型を有
する第２半導体領域と、該第２半導体領域に隣接
し前記第１半導体領域と同じ導電型を有する第３
半導体領域と、該第３半導体領域に隣接し前記第
２半導体領域と同じ導電型を有する複数に分離さ
れた第４半導体領域と、該第４半導体領域に設け
られたカソード電極と、前記第３半導体領域に設
けられた電流を制御するゲート電極と具備してな
る半導体装置において、前記ゲート電極を設けた
第３半導体領域のシート抵抗ρSBと、前記第４半
導体領域と前記第３半導体領域の接合の逆耐圧電
圧ＶJと前記第２半導体領域の比抵抗ρとの関係
が、ρ・ＶJ／ρSB≧10.5V・cmにあることを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2448977A JPS53110386A (en) | 1977-03-08 | 1977-03-08 | Semiconductor device |
| DE2719219A DE2719219C2 (de) | 1977-03-08 | 1977-04-29 | Mit Hilfe einer Steuerelektrode abschaltbare Thyristortriode |
| US06/058,128 US4243999A (en) | 1977-03-08 | 1979-07-16 | Gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2448977A JPS53110386A (en) | 1977-03-08 | 1977-03-08 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53110386A JPS53110386A (en) | 1978-09-27 |
| JPS6141145B2 true JPS6141145B2 (ja) | 1986-09-12 |
Family
ID=12139589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2448977A Granted JPS53110386A (en) | 1977-03-08 | 1977-03-08 | Semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4243999A (ja) |
| JP (1) | JPS53110386A (ja) |
| DE (1) | DE2719219C2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043668B2 (ja) * | 1979-07-06 | 1985-09-30 | 株式会社日立製作所 | 半導体装置 |
| EP0064613B1 (en) * | 1981-04-30 | 1986-10-29 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of element units operable in parallel |
| JPS58121672A (ja) * | 1982-01-12 | 1983-07-20 | Fuji Electric Corp Res & Dev Ltd | サイリスタの製造方法 |
| US4801554A (en) * | 1983-03-31 | 1989-01-31 | Bbc Brown, Boveri & Company, Limited | Process for manufacturing a power semiconductor component |
| EP0121068B1 (de) * | 1983-03-31 | 1988-01-13 | BBC Brown Boveri AG | Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung |
| US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
| DE3521079A1 (de) * | 1984-06-12 | 1985-12-12 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Rueckwaerts leitende vollsteuergate-thyristoranordnung |
| DE3531631A1 (de) * | 1985-09-05 | 1987-03-05 | Licentia Gmbh | Asymmetrischer thyristor und verfahren zu seiner herstellung |
| EP0325774B1 (de) * | 1988-01-27 | 1992-03-18 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| DE4218398A1 (de) * | 1992-06-04 | 1993-12-09 | Asea Brown Boveri | Hochstrom-Puls-Thyristor sowie Verfahren zu seinem Betrieb |
| DE19746974A1 (de) * | 1997-10-24 | 1999-04-29 | Asea Brown Boveri | Abschaltthyristor mit Stopschicht |
| EP1746661A1 (en) * | 2005-07-22 | 2007-01-24 | ABB Technology AG | Power semiconductor device |
| CN101901832B (zh) * | 2010-06-28 | 2012-05-23 | 启东吉莱电子有限公司 | 一种镓扩散形成可控硅穿通结构的生产方法 |
| CN105590959B (zh) * | 2015-12-17 | 2018-05-29 | 清华大学 | 具有双p基区门阴极结构的门极换流晶闸管及其制备方法 |
| CN108878523B (zh) * | 2018-07-11 | 2021-06-15 | 北京优捷敏半导体技术有限公司 | 一种碳化硅门极可关断晶闸管及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1934866A1 (de) * | 1968-08-05 | 1970-05-14 | Rca Corp | Halbleiterbauelement |
| US3609476A (en) * | 1970-06-26 | 1971-09-28 | Gen Electric | Interdigitated structures for gate turnoff thyristors and for transistors |
-
1977
- 1977-03-08 JP JP2448977A patent/JPS53110386A/ja active Granted
- 1977-04-29 DE DE2719219A patent/DE2719219C2/de not_active Expired
-
1979
- 1979-07-16 US US06/058,128 patent/US4243999A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| JAPANESE JOURNAL OF APPLIED PHYSICS=1981 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53110386A (en) | 1978-09-27 |
| US4243999A (en) | 1981-01-06 |
| DE2719219A1 (de) | 1978-09-14 |
| DE2719219C2 (de) | 1983-07-28 |
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