JPH0126567B2 - - Google Patents
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- Publication number
- JPH0126567B2 JPH0126567B2 JP58020492A JP2049283A JPH0126567B2 JP H0126567 B2 JPH0126567 B2 JP H0126567B2 JP 58020492 A JP58020492 A JP 58020492A JP 2049283 A JP2049283 A JP 2049283A JP H0126567 B2 JPH0126567 B2 JP H0126567B2
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- JP
- Japan
- Prior art keywords
- output terminal
- differential pair
- bit
- circuit
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデイジタル信号をアナログ信号に変換
するデイジタル・アナログ変換装置に関するもの
である。
するデイジタル・アナログ変換装置に関するもの
である。
〔従来技術〕
デイジタル・アナログ変換装置（以下、Ｄ／Ａ
変換装置と略称する）は、一般にｎビツトのデイ
ジタル入力信号に対応するアナログ信号への変換
を行う場合、ｎ個のスイツチ回路を用いて、各ビ
ツトごとの変換量の重み付け操作を行つた後、出
力段でアナログ信号を加算する構成を基本として
いる。かゝるＤ／Ａ変換装置において、変換量の
重み付け操作としては幾つかの方法が考えられて
いるが、現在は第１図あるいは第２図に示す構成
のものが高速動作形として良く用いられている。
変換装置と略称する）は、一般にｎビツトのデイ
ジタル入力信号に対応するアナログ信号への変換
を行う場合、ｎ個のスイツチ回路を用いて、各ビ
ツトごとの変換量の重み付け操作を行つた後、出
力段でアナログ信号を加算する構成を基本として
いる。かゝるＤ／Ａ変換装置において、変換量の
重み付け操作としては幾つかの方法が考えられて
いるが、現在は第１図あるいは第２図に示す構成
のものが高速動作形として良く用いられている。
ここで、第１図はスイツチ回路を構成する定電
流源回路の動作電流値に重み付けする電流加算形
Ｄ／Ａ変換装置であり、第２図はスイツチ回路の
負荷として、最上位と最下位ビツトに対するスイ
ツチ回路にＲ、その他は2Rの抵抗を、さらに隣
接するスイツチ回路の出力端子間をＲの抵抗で接
続することにより、出力端子からみて各ビツトに
２進数の重み付けを得る“はしご形”のＲ−2R
形Ｄ／Ａ変換装置である。図中、Ｖ＋は最高位電
源電圧、Ｖ−は最低位電源電圧、VREFは電流切替
え回路を構成する差動対の一方のトランジスタに
加える基準電源電圧、AOUTはアナログ信号出力
端子、D1〜Doはデイジタル信号入力端子、ｎは
変換ビツト数、Ｉは動作定電流、Ｒは負荷抵抗で
ある。動作は第１図、第２図ともに、入力端子
D1〜Doに与えられる並列デイジタル信号（ｎビ
ツト）の各ビツトの“１”、“０”に応じて、それ
ぞれ電流切替え回路を構成する差動対のトランジ
スタをオン・オフすることにより、各ビツトごと
に２進数の重み付けされた電流値に変換し、それ
らの加算値を出力端子AOUTより得るというもの
である。
流源回路の動作電流値に重み付けする電流加算形
Ｄ／Ａ変換装置であり、第２図はスイツチ回路の
負荷として、最上位と最下位ビツトに対するスイ
ツチ回路にＲ、その他は2Rの抵抗を、さらに隣
接するスイツチ回路の出力端子間をＲの抵抗で接
続することにより、出力端子からみて各ビツトに
２進数の重み付けを得る“はしご形”のＲ−2R
形Ｄ／Ａ変換装置である。図中、Ｖ＋は最高位電
源電圧、Ｖ−は最低位電源電圧、VREFは電流切替
え回路を構成する差動対の一方のトランジスタに
加える基準電源電圧、AOUTはアナログ信号出力
端子、D1〜Doはデイジタル信号入力端子、ｎは
変換ビツト数、Ｉは動作定電流、Ｒは負荷抵抗で
ある。動作は第１図、第２図ともに、入力端子
D1〜Doに与えられる並列デイジタル信号（ｎビ
ツト）の各ビツトの“１”、“０”に応じて、それ
ぞれ電流切替え回路を構成する差動対のトランジ
スタをオン・オフすることにより、各ビツトごと
に２進数の重み付けされた電流値に変換し、それ
らの加算値を出力端子AOUTより得るというもの
である。
ところで、第１図および第２図に示すように、
従来はスイツチ回路を構成している電流切換え回
路の差動対トランジスタのうち、アナログ出力端
子AOUTに接続しない側のトランジスタの負荷条
件は、重み付け動作に無関係であること、素子数
の削減などを理由として、最高電位Ｖ＋に直接接
続する構成が常であつた。しかし、Ｄ／Ａ変換装
置に固有の特性であるグリツチ雑音の発生要因
が、各ビツト対応のスイツチ回路間の遅延時間、
立上り時間、立下り時間などの入出力特性差およ
びバラツキに関連していることは良く知られてい
る。従つて、第１図や第２図において、電流切換
え回路の差動対を構成する両トランジスタのコレ
クタ負荷がアンバランスであることは、デイジタ
ル入力信号に応じた各スイツチ回路のオン・オフ
動作時の入出力特性に差を生ずることとなり、
Ｄ／Ａ変換動作に必らずグリツチ雑音を伴なう欠
点があつた。
従来はスイツチ回路を構成している電流切換え回
路の差動対トランジスタのうち、アナログ出力端
子AOUTに接続しない側のトランジスタの負荷条
件は、重み付け動作に無関係であること、素子数
の削減などを理由として、最高電位Ｖ＋に直接接
続する構成が常であつた。しかし、Ｄ／Ａ変換装
置に固有の特性であるグリツチ雑音の発生要因
が、各ビツト対応のスイツチ回路間の遅延時間、
立上り時間、立下り時間などの入出力特性差およ
びバラツキに関連していることは良く知られてい
る。従つて、第１図や第２図において、電流切換
え回路の差動対を構成する両トランジスタのコレ
クタ負荷がアンバランスであることは、デイジタ
ル入力信号に応じた各スイツチ回路のオン・オフ
動作時の入出力特性に差を生ずることとなり、
Ｄ／Ａ変換動作に必らずグリツチ雑音を伴なう欠
点があつた。
本発明の目的は、Ｄ／Ａ変換装置において、そ
の固有の特性であるグリツチ雑音の減少を図り、
高速Ｄ／Ａ変換を高精度に実現することにある。
の固有の特性であるグリツチ雑音の減少を図り、
高速Ｄ／Ａ変換を高精度に実現することにある。
本発明の要点は、Ｄ／Ａ変換装置における各ス
イツチ回路の正信号出力端子の負荷と同一の負荷
を負信号出力端子に接続するか、あるいは正信号
出力端子の負荷と等価な擬似負荷を負信号出力端
子に接続するなどして、各スイツチ回路の入出力
特性を揃え、グリツチ雑音の発生を抑止するよう
にしたことである。
イツチ回路の正信号出力端子の負荷と同一の負荷
を負信号出力端子に接続するか、あるいは正信号
出力端子の負荷と等価な擬似負荷を負信号出力端
子に接続するなどして、各スイツチ回路の入出力
特性を揃え、グリツチ雑音の発生を抑止するよう
にしたことである。
第３図は本発明の実施例であつて、１はＲ−
2R形抵抗回路網、２はデイジタル信号の情報に
よつて開閉する差動対トランジスタ構成のスイツ
チ回路である。Ｉは動作定電流、Ｖ＋は最高位電
源電圧、Ｖ−は最低位電源電圧、AOUTはアナロ
グ信号出力端子、VREFはスイツチ回路中で電流切
替え回路を構成する差動対の一方のトランジスタ
に加える基準電源電圧、D1〜Doはデイジタル信
号入力端子であり、D1は最高位ビツト、D2は第
２位ビツト、Doは最低位ビツト、Do-1はDoに隣
接する一つ上のビツトである。なお、ｎは変換ビ
ツト数である。
2R形抵抗回路網、２はデイジタル信号の情報に
よつて開閉する差動対トランジスタ構成のスイツ
チ回路である。Ｉは動作定電流、Ｖ＋は最高位電
源電圧、Ｖ−は最低位電源電圧、AOUTはアナロ
グ信号出力端子、VREFはスイツチ回路中で電流切
替え回路を構成する差動対の一方のトランジスタ
に加える基準電源電圧、D1〜Doはデイジタル信
号入力端子であり、D1は最高位ビツト、D2は第
２位ビツト、Doは最低位ビツト、Do-1はDoに隣
接する一つ上のビツトである。なお、ｎは変換ビ
ツト数である。
第３図において、出力端子AOUTに接続するＲ
−2R形抵抗回路網１が図のように“はしご形”
に結線されるため、これはいわゆるＲ−2R形
Ｄ／Ａ変換装置の回路構成であり、同一の定電流
値を用いた隣接するスイツチ回路２の出力電流と
して、上位ビツトと下位ビツト間で２対１に重み
付けされたものが出力端子AOUTに得られること
になる。該出力端子AOUTに接続するＲ−2R形抵
抗回路網１は、スイツチ回路２を構成する差動対
トランジスタのうちVREFが入力される側のコレク
タ負荷として用いられており、２進の並列デイジ
タル入力信号に応じたアナログ出力信号が得られ
る構成となつている。
−2R形抵抗回路網１が図のように“はしご形”
に結線されるため、これはいわゆるＲ−2R形
Ｄ／Ａ変換装置の回路構成であり、同一の定電流
値を用いた隣接するスイツチ回路２の出力電流と
して、上位ビツトと下位ビツト間で２対１に重み
付けされたものが出力端子AOUTに得られること
になる。該出力端子AOUTに接続するＲ−2R形抵
抗回路網１は、スイツチ回路２を構成する差動対
トランジスタのうちVREFが入力される側のコレク
タ負荷として用いられており、２進の並列デイジ
タル入力信号に応じたアナログ出力信号が得られ
る構成となつている。
一方、スイツチ回路２を構成する差動対トラン
ジスタのうち、デイジタル信号が入力される側の
トランジスタのコレクタ負荷としても上記Ｒ−
2R形抵抗回路網と全く同一構成の回路網を用い
ており、この点が第２図に示す従来のＲ−2R形
Ｄ／Ａ変換装置と異なる点である。この措置は
Ｄ／Ａ変換動作の直流特性的には何ら影響を与え
ずにグリツチ雑音の発生を防ぐ効果を持つもので
ある。即ち、グリツチ雑音は入出力特性に差のあ
る幾つかのスイツチ回路が相補的に動作する場
合、その出力加算時に発生し、入出力特性が完全
に一致した時に理想状態となつてグリツチ雑音は
最小となる。従つて、第３図の回路構成において
は、スイツチ回路２を構成する差動対の両トラン
ジスタのコレクタ負荷を完全に一致させることに
よつて、デイジタル入力信号に応じたオン・オフ
動作時の出力特性として立上り時間と立下り時間
を合わせることができるため、各ビツト間での遅
延時間、立上り時間および立下り時間などの入出
力特性差が無くなり、これがグリツチ雑音発生要
因の改善策となつている。
ジスタのうち、デイジタル信号が入力される側の
トランジスタのコレクタ負荷としても上記Ｒ−
2R形抵抗回路網と全く同一構成の回路網を用い
ており、この点が第２図に示す従来のＲ−2R形
Ｄ／Ａ変換装置と異なる点である。この措置は
Ｄ／Ａ変換動作の直流特性的には何ら影響を与え
ずにグリツチ雑音の発生を防ぐ効果を持つもので
ある。即ち、グリツチ雑音は入出力特性に差のあ
る幾つかのスイツチ回路が相補的に動作する場
合、その出力加算時に発生し、入出力特性が完全
に一致した時に理想状態となつてグリツチ雑音は
最小となる。従つて、第３図の回路構成において
は、スイツチ回路２を構成する差動対の両トラン
ジスタのコレクタ負荷を完全に一致させることに
よつて、デイジタル入力信号に応じたオン・オフ
動作時の出力特性として立上り時間と立下り時間
を合わせることができるため、各ビツト間での遅
延時間、立上り時間および立下り時間などの入出
力特性差が無くなり、これがグリツチ雑音発生要
因の改善策となつている。
第４図は本発明による別の実施例で、１はＲ−
2R形抵抗回路網および等価負荷抵抗、２はスイ
ツチ回路である。この回路構成の特徴は、Ｒ−
2R抵抗回路網の各分岐点における負荷インピー
ダンスが2/3Ｒとなることに着目して、スイツチ
回路２を構成する差動対トランジスタのうち、デ
イジタル信号を入力する側のコレクタ負荷として
それぞれ2/3Ｒの抵抗負荷を接続していることで
ある。
2R形抵抗回路網および等価負荷抵抗、２はスイ
ツチ回路である。この回路構成の特徴は、Ｒ−
2R抵抗回路網の各分岐点における負荷インピー
ダンスが2/3Ｒとなることに着目して、スイツチ
回路２を構成する差動対トランジスタのうち、デ
イジタル信号を入力する側のコレクタ負荷として
それぞれ2/3Ｒの抵抗負荷を接続していることで
ある。
第４図の構成では、スイツチ回路２を構成する
差動対の両トランジスタのコレクタ負荷が極めて
近似した条件となるため、立上りおよび立下り時
間の特性差を小さくすることができる。このた
め、第３図の回路構成と同様に、グリツチ雑音の
発生を防ぐ手段として非常に有効な対策とするこ
とができる。
差動対の両トランジスタのコレクタ負荷が極めて
近似した条件となるため、立上りおよび立下り時
間の特性差を小さくすることができる。このた
め、第３図の回路構成と同様に、グリツチ雑音の
発生を防ぐ手段として非常に有効な対策とするこ
とができる。
第３図及び第４図はＲ−2R形Ｄ／Ａ変換装置
の場合であるが、第１図に示す電流加算形Ｄ／Ａ
変換装置の回路構成では、アナログ信号出力端子
が共通して、各ビツトのスイツチ回路の差動対ト
ランジスタのうち基準電圧が入力される側のコレ
クタに接続されている。さらに、このアナログ信
号出力端子には、アナログ信号を取り出す際に外
付けの負荷が接続されて用いられる。したがつ
て、この負荷と同一条件を備えた等価回路を、ス
イツチ回路を構成する差動対トランジスタのう
ち、デイジタル信号が入力される側のコレクタ負
荷として接続することにより、第３図および第４
図のＤ／Ａ変換装置で説明したと同様のグリツチ
雑音発生の抑止効果が得られる。
の場合であるが、第１図に示す電流加算形Ｄ／Ａ
変換装置の回路構成では、アナログ信号出力端子
が共通して、各ビツトのスイツチ回路の差動対ト
ランジスタのうち基準電圧が入力される側のコレ
クタに接続されている。さらに、このアナログ信
号出力端子には、アナログ信号を取り出す際に外
付けの負荷が接続されて用いられる。したがつ
て、この負荷と同一条件を備えた等価回路を、ス
イツチ回路を構成する差動対トランジスタのう
ち、デイジタル信号が入力される側のコレクタ負
荷として接続することにより、第３図および第４
図のＤ／Ａ変換装置で説明したと同様のグリツチ
雑音発生の抑止効果が得られる。
以上、説明したように、本発明によれば、Ｄ／
Ａ変換装置の各ビツト対応のスイツチ回路を構成
する差動対両トランジスタのコレクタ負荷を同一
条件とすることにより、スイツチ回路の立上り時
間、立下り時間の出力特性を等しくすることがで
き、各スイツチ回路の出力加算時に無用なグリツ
チ雑音の発生を防ぐことが可能となる。このグリ
ツチ雑音の減少は、Ｄ／Ａ変換装置の精度を高
め、変換速度の向上をもたらす。さらに、本発明
によればグリツチ雑音除去回路あるいはサンプ
ル・ホールド回路を併用すること無く、単独で高
性能Ｄ／Ａ変換装置として使用できるため、経済
化にも有利であり、その効果は極めて大きいと言
える。
Ａ変換装置の各ビツト対応のスイツチ回路を構成
する差動対両トランジスタのコレクタ負荷を同一
条件とすることにより、スイツチ回路の立上り時
間、立下り時間の出力特性を等しくすることがで
き、各スイツチ回路の出力加算時に無用なグリツ
チ雑音の発生を防ぐことが可能となる。このグリ
ツチ雑音の減少は、Ｄ／Ａ変換装置の精度を高
め、変換速度の向上をもたらす。さらに、本発明
によればグリツチ雑音除去回路あるいはサンプ
ル・ホールド回路を併用すること無く、単独で高
性能Ｄ／Ａ変換装置として使用できるため、経済
化にも有利であり、その効果は極めて大きいと言
える。
第１図は従来の電流加算形Ｄ／Ａ変換装置の基
本回路図、第２図は従来のＲ−2R形Ｄ／Ａ変換
装置の基本回路図、第３図および第４図は本発明
によるＲ−2R形Ｄ／Ａ変換装置の一実施例を示
す図である。 １……Ｒ−2R形抵抗回路網、２……スイツチ
回路、D1〜Do……デイジタル信号入力端子、
AOUT……アナログ信号出力端子、VREF……基準電
圧入力端子、Ｖ＋……最高位電源電圧、Ｖ−……
最低位電源電圧、Ｉ……動作定電流、Ｒ……抵抗
器。
本回路図、第２図は従来のＲ−2R形Ｄ／Ａ変換
装置の基本回路図、第３図および第４図は本発明
によるＲ−2R形Ｄ／Ａ変換装置の一実施例を示
す図である。 １……Ｒ−2R形抵抗回路網、２……スイツチ
回路、D1〜Do……デイジタル信号入力端子、
AOUT……アナログ信号出力端子、VREF……基準電
圧入力端子、Ｖ＋……最高位電源電圧、Ｖ−……
最低位電源電圧、Ｉ……動作定電流、Ｒ……抵抗
器。
Claims (1)
- 【特許請求の範囲】 １ 並列に加えられるｎビツトのデイジタル入力
信号に対応してｎ個のスイツチ回路とｎ個の電流
源を有し、各スイツチ回路は差動対素子で構成
し、各差動対素子の一方のゲート端子にデイジタ
ル入力信号を印加し、他方のゲート端子に基準電
圧を印加することにより、各差動対素子の一方の
出力端子に、各ビツトに対応して重み付けされた
レベル出力を得、該レベル出力を合成してデイジ
タル入力信号に対応するアナログ信号を出力する
デイジタル・アナログ変換装置において、 前記各スイツチ回路を構成する差動対素子にお
ける前記アナログ信号を出力する側の出力端子に
対応して、他方の出力端子に、該アナログ信号出
力端子の負荷と同一負荷条件となる負荷又は等価
的に同一条件となる負荷を付加したことを特徴と
するデイジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049283A JPS59146218A (ja) | 1983-02-09 | 1983-02-09 | デイジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049283A JPS59146218A (ja) | 1983-02-09 | 1983-02-09 | デイジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59146218A JPS59146218A (ja) | 1984-08-22 |
| JPH0126567B2 true JPH0126567B2 (ja) | 1989-05-24 |
Family
ID=12028645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049283A Granted JPS59146218A (ja) | 1983-02-09 | 1983-02-09 | デイジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146218A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0418948Y2 (ja) * | 1984-12-28 | 1992-04-28 | ||
| JP4928980B2 (ja) * | 2006-02-28 | 2012-05-09 | 本田技研工業株式会社 | 側車付車両 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327353A (en) * | 1976-08-27 | 1978-03-14 | Fujitsu Ltd | Bipolar digital-analog converter |
| JPS54109749A (en) * | 1978-02-17 | 1979-08-28 | Victor Co Of Japan Ltd | Switching noise deleting circuit |
-
1983
- 1983-02-09 JP JP2049283A patent/JPS59146218A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59146218A (ja) | 1984-08-22 |
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