JPH01266655A - バス中継回路 - Google Patents
バス中継回路Info
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- JPH01266655A JPH01266655A JP9612588A JP9612588A JPH01266655A JP H01266655 A JPH01266655 A JP H01266655A JP 9612588 A JP9612588 A JP 9612588A JP 9612588 A JP9612588 A JP 9612588A JP H01266655 A JPH01266655 A JP H01266655A
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- bus
- circuit
- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多段バス構成の通信装置に係り、特に、ア
ドレス信号に基いて生成される送出指示制御信号の有意
期間に送出信号をデータバス上に送出しその送出信号を
他殺のバスに中継・伝送するバス中継回路に関するもの
である。
ドレス信号に基いて生成される送出指示制御信号の有意
期間に送出信号をデータバス上に送出しその送出信号を
他殺のバスに中継・伝送するバス中継回路に関するもの
である。
第３図は例え°ば「インタフェース回路の設計」猪飼国
夫著（ＣＱ出版株式会社昭和５８年１２月２０日発行、
第３７頁）に記載されたこの種の従来のバス中継回路を
より理解し易いように変形して示した図であり、簡略化
のためにバスが２段に分れた構成例とした。同図におい
て、（１ａ）〜（ＩＣ）はＤ−フリップフロップ（ｌｌ
ａ）〜（ｌｌｃ） とインバータゲート（１２ａ）〜
（１２ｃ）を内蔵し、バスにデータを送出するバス送出
回路、（２）は１段目のクロックバスＣＬに０にクロッ
クを、アドレスバスＡＤＲＯにアドレスを供給する信号
発生回路、（３）はオーブンコネクタゲート（３１）と
インバータゲート（３２ａ）、（３２ｂ）を有し、クロ
ック、アドレス及びデータを中継するバス中継回路、（
４）はＤ−フリップフロップ（４１）とインバータゲー
ト（４２）を内蔵し、バス送出回路（１ａ）〜（ＩＣ）
から送出するデータを受信して取込むデータ受信回路で
ある。また（５ａ）、（５ｂ）はプルアップ抵抗、ＣＬ
ＫＩはクロックバス、ＡＤＲＩはアドレスバス、５ＤＩ
ＢｔｌＳ、 ５ＤＯＢＩＪＳはデータバス、ＤＯｌＤｌ
、５ＤＯ１ＳＤＩ、ＲＤはそれぞれデータを示す。
夫著（ＣＱ出版株式会社昭和５８年１２月２０日発行、
第３７頁）に記載されたこの種の従来のバス中継回路を
より理解し易いように変形して示した図であり、簡略化
のためにバスが２段に分れた構成例とした。同図におい
て、（１ａ）〜（ＩＣ）はＤ−フリップフロップ（ｌｌ
ａ）〜（ｌｌｃ） とインバータゲート（１２ａ）〜
（１２ｃ）を内蔵し、バスにデータを送出するバス送出
回路、（２）は１段目のクロックバスＣＬに０にクロッ
クを、アドレスバスＡＤＲＯにアドレスを供給する信号
発生回路、（３）はオーブンコネクタゲート（３１）と
インバータゲート（３２ａ）、（３２ｂ）を有し、クロ
ック、アドレス及びデータを中継するバス中継回路、（
４）はＤ−フリップフロップ（４１）とインバータゲー
ト（４２）を内蔵し、バス送出回路（１ａ）〜（ＩＣ）
から送出するデータを受信して取込むデータ受信回路で
ある。また（５ａ）、（５ｂ）はプルアップ抵抗、ＣＬ
ＫＩはクロックバス、ＡＤＲＩはアドレスバス、５ＤＩ
ＢｔｌＳ、 ５ＤＯＢＩＪＳはデータバス、ＤＯｌＤｌ
、５ＤＯ１ＳＤＩ、ＲＤはそれぞれデータを示す。
次に動作について説明する。信号発生回路（２）は、ク
ロックに同期したアドレスをアドレスノ〈スＡＤＲＯに
送出するが、このアドレスは、例えば数ビットより成り
、バス送出回路（１ａ）〜（ＩＣ）にバス送出口路（ｌ
ａ）〜（１ｃ）内のデータの送出許可を与える信号とす
る。つまり、アドレスが“ｌａ″であればバス送出回路
（１ａ）のデータＳＤＯが、あるいはアドレスが“ｌｃ
”であればバス送出回路（ｌｃ）のデータＳＤＩが、そ
れぞれデータバス５ＤＯＢＵＳ、 ５ＤＩＢＵＳに送出
許可される。各バス送出回路（１ａ）〜（ＩＣ）は、各
々Ｄ−フリップフロップ（ｌｌａ）、（ｌｌｂ）でデー
タＤＯ、データＤ１をクロックバスＣＬＫＩ、ＣＬＫＯ
のクロックに同期させ、上記アドレスの送出許可がおり
た時にデータＳＤＯ、データＳＤＩが送出される。即ち
、データＳＤＯはクロックバスＣＬＫＩのクロックに、
又データＳＤＩはクロックバスＣＬに０のクロックに位
相同期される。データＳＤＯはデータバス５ＤＯ８ｔｌ
Ｓを介してバス中継回路（３）のオーブンコネクタゲー
ト（３１）に人力される。
ロックに同期したアドレスをアドレスノ〈スＡＤＲＯに
送出するが、このアドレスは、例えば数ビットより成り
、バス送出回路（１ａ）〜（ＩＣ）にバス送出口路（ｌ
ａ）〜（１ｃ）内のデータの送出許可を与える信号とす
る。つまり、アドレスが“ｌａ″であればバス送出回路
（１ａ）のデータＳＤＯが、あるいはアドレスが“ｌｃ
”であればバス送出回路（ｌｃ）のデータＳＤＩが、そ
れぞれデータバス５ＤＯＢＵＳ、 ５ＤＩＢＵＳに送出
許可される。各バス送出回路（１ａ）〜（ＩＣ）は、各
々Ｄ−フリップフロップ（ｌｌａ）、（ｌｌｂ）でデー
タＤＯ、データＤ１をクロックバスＣＬＫＩ、ＣＬＫＯ
のクロックに同期させ、上記アドレスの送出許可がおり
た時にデータＳＤＯ、データＳＤＩが送出される。即ち
、データＳＤＯはクロックバスＣＬＫＩのクロックに、
又データＳＤＩはクロックバスＣＬに０のクロックに位
相同期される。データＳＤＯはデータバス５ＤＯ８ｔｌ
Ｓを介してバス中継回路（３）のオーブンコネクタゲー
ト（３１）に人力される。
データバス５ＤＯＢｔｌＳをそのまま１段目のデータバ
ス５ＤＩＢＬＩＳに接続したとすると仮にデータバス間
がケーブル等で接続される場合、データＳＤＯが波形整
形されることなくデータバス５ＤＯＢＩＩＳ→ケーブル
→データバス５ＤＩＢＩＩＳを介してデータ受信回路（
４）に入力されることとなり、反射等の影響で波形に歪
みが生じ正常な波形伝送が出来なくなる。
ス５ＤＩＢＬＩＳに接続したとすると仮にデータバス間
がケーブル等で接続される場合、データＳＤＯが波形整
形されることなくデータバス５ＤＯＢＩＩＳ→ケーブル
→データバス５ＤＩＢＩＩＳを介してデータ受信回路（
４）に入力されることとなり、反射等の影響で波形に歪
みが生じ正常な波形伝送が出来なくなる。
そのためにバス中継回路（３）のオーブンコネクタゲー
ト（３１）で−旦波形を整形すると共に波形の増幅を行
っている。
ト（３１）で−旦波形を整形すると共に波形の増幅を行
っている。
又オーブンコネクタゲート（３１）で中継する理由は、
他のゲート（例えば７４ＬＳ２４４）等を使用してしま
うと、データバス５ＤＯＢｔｌＳ上にデータがない場合
でも常時データバス５ＤＩＢＵＳに“Ｈ” レベルを送
出することとなり、データＳＤＩ と衝突してしまうこ
とが起こるため、この様な現象を避ける目的からである
。
他のゲート（例えば７４ＬＳ２４４）等を使用してしま
うと、データバス５ＤＯＢｔｌＳ上にデータがない場合
でも常時データバス５ＤＩＢＵＳに“Ｈ” レベルを送
出することとなり、データＳＤＩ と衝突してしまうこ
とが起こるため、この様な現象を避ける目的からである
。
オーブンコネクタゲート（３１）を介して５ＤＩＢＬＩ
Ｓに出力されるデータＳＤＯは、データ受信回路（４）
に入力され、インバータゲート（４２）を通ってデータ
ＲＤとなりＤ−フリップフロップ（４１）でクロックバ
スＣＬに０のクロックで取り込まれる。一方、バス送出
口路（ＩＣ）が送出するデータＳＤＩと、データバス５
ＤＩＢＵＳを介して同様にデータ受信回路（４）に人力
され取込まれる。
Ｓに出力されるデータＳＤＯは、データ受信回路（４）
に入力され、インバータゲート（４２）を通ってデータ
ＲＤとなりＤ−フリップフロップ（４１）でクロックバ
スＣＬに０のクロックで取り込まれる。一方、バス送出
口路（ＩＣ）が送出するデータＳＤＩと、データバス５
ＤＩＢＵＳを介して同様にデータ受信回路（４）に人力
され取込まれる。
従来のバス中継回路は以上のように構成されているので
、以下の様な問題点があった。問題点を第４図に基いて
説明する。
、以下の様な問題点があった。問題点を第４図に基いて
説明する。
信号発生回路（２）からクロックバスＣＬＫＯ上にクロ
ックとアドレスバス＾ＤＲＯ上にアドレスが出力され、
バス中継回路（３）を中継して２段目のバス送出回路（
ｌａ）、（１ｂ）に入力される。この時、バス中継回路
（３）内のゲート遅延及びケーブルの伝搬遅延などによ
りクロックバスＣＬＫＯ上のクロックとクロックバスＣ
ＬＫＩ上のクロック、同様にアドレスバスへＤＲＯ上の
アドレスとアドレスバスＡＤＲＩ上のアドレスとではｔ
ｏｏ時間位相差が生じる。又、バス送出回路（１ａ）、
（ＩＣ）のデータ５ＤＯ１ＳＤ１は、クロックの立上り
に同期して出力されるが、Ｄ−フリップフロップ（ｌｌ
ａ）、（ｌｌｂ） 、インバータゲート（１２ａ）、（
１２ｂ）等のゲート遅延等でクロックの立上りに立して
ｔＤ１時間位相差が生じる。更にデータＳＤＯがデータ
バス５ＤＯＢＵＳに出力されてからデータバス５ＤＩＢ
ＩＩＳに出力されるバス中継回路（３）のオープンコネ
クタゲート（３１）の遅延とケーブルの伝搬遅延によっ
てｔＤ２時間だけ遅延される。即ちクロックパスＣＬＫ
Ｏ上のクロックに対してｔＩ＝ ｊｏｏ ＋ｊＩ、ｔ
＋ｔＤまたけ遅れる。
ックとアドレスバス＾ＤＲＯ上にアドレスが出力され、
バス中継回路（３）を中継して２段目のバス送出回路（
ｌａ）、（１ｂ）に入力される。この時、バス中継回路
（３）内のゲート遅延及びケーブルの伝搬遅延などによ
りクロックバスＣＬＫＯ上のクロックとクロックバスＣ
ＬＫＩ上のクロック、同様にアドレスバスへＤＲＯ上の
アドレスとアドレスバスＡＤＲＩ上のアドレスとではｔ
ｏｏ時間位相差が生じる。又、バス送出回路（１ａ）、
（ＩＣ）のデータ５ＤＯ１ＳＤ１は、クロックの立上り
に同期して出力されるが、Ｄ−フリップフロップ（ｌｌ
ａ）、（ｌｌｂ） 、インバータゲート（１２ａ）、（
１２ｂ）等のゲート遅延等でクロックの立上りに立して
ｔＤ１時間位相差が生じる。更にデータＳＤＯがデータ
バス５ＤＯＢＵＳに出力されてからデータバス５ＤＩＢ
ＩＩＳに出力されるバス中継回路（３）のオープンコネ
クタゲート（３１）の遅延とケーブルの伝搬遅延によっ
てｔＤ２時間だけ遅延される。即ちクロックパスＣＬＫ
Ｏ上のクロックに対してｔＩ＝ ｊｏｏ ＋ｊＩ、ｔ
＋ｔＤまたけ遅れる。
一方、１段目にあるバス送出回路（ｌｃ）から送出され
るデータＳＤ１は、クロックパスＣＬＫＯのクロックに
立してｔｌ”ｔＤｌだけずれる。即ち、データバス５Ｄ
ＩＢＵＳ上においてデータＳＤＯとデータＳ口１がｔｌ
）３ ＝ ｔｌ−ｔ２＝ ｔｏｏ ＋ ｊｏ２だけ重な
ることとなる。ここでデータＳＤＯが′Ｌ”レベルの信
号でデータ５０１が“Ｈ”レベルの信号の場合、ｔＤ３
時間“Ｈ”と“Ｌ”レベルが衝突を起こすという問題点
があった。
るデータＳＤ１は、クロックパスＣＬＫＯのクロックに
立してｔｌ”ｔＤｌだけずれる。即ち、データバス５Ｄ
ＩＢＵＳ上においてデータＳＤＯとデータＳ口１がｔｌ
）３ ＝ ｔｌ−ｔ２＝ ｔｏｏ ＋ ｊｏ２だけ重な
ることとなる。ここでデータＳＤＯが′Ｌ”レベルの信
号でデータ５０１が“Ｈ”レベルの信号の場合、ｔＤ３
時間“Ｈ”と“Ｌ”レベルが衝突を起こすという問題点
があった。
この発明は上記の問題点を解決するためになされたもの
で、データバス間を中継する場合、データの衝突を未然
に防ぐことのできるバス中継回路を得ることを目的とす
る。
で、データバス間を中継する場合、データの衝突を未然
に防ぐことのできるバス中継回路を得ることを目的とす
る。
（課題を解決するための手段）
この発明に係るバス中継回路は、クロック信号の立上り
に位相同期したアドレス信号を受信し、このアドレス信
号から所定の時間だけ有意となる送出指示制御信号を生
成し、この送出指示制御信号の有意期間に、送出データ
をプルアップ（またはプルダウン）されたデータバス上
に送出するバス送出回路、送出データをデータバスから
取り込むデータ受信回路及びアドレス信号、クロック信
号を発生する信号発生回路を有した第１段目の装置、バ
ス送出回路のみ有した第２乃至第ｎ段目の装置、第１段
目の信号発生回路からのアドレス信号とクロック信号を
第２乃至第ｎ段目に中継すると共に、第２乃至第ｎ段目
にあるバス送出回路の送出データを第１段目のデータバ
スに送出するバス中継回路において、クロック信号の立
上り時点からバス送出回路がデータバスに送出する第１
の時間とバス中継回路の伝搬遅延時間である第２の時間
とを加算した時間の間、クロックの立上りから有意レベ
ルとなるマスクパルスを生成するマスクパルス発生回路
、そのマスクパルスとバス送出回路の送出したデータと
の論理和をとる第１のゲート回路、その第１のゲート回
路の出力を第１段のデータバスに送出する第２のゲート
回路とを備えたものである。
に位相同期したアドレス信号を受信し、このアドレス信
号から所定の時間だけ有意となる送出指示制御信号を生
成し、この送出指示制御信号の有意期間に、送出データ
をプルアップ（またはプルダウン）されたデータバス上
に送出するバス送出回路、送出データをデータバスから
取り込むデータ受信回路及びアドレス信号、クロック信
号を発生する信号発生回路を有した第１段目の装置、バ
ス送出回路のみ有した第２乃至第ｎ段目の装置、第１段
目の信号発生回路からのアドレス信号とクロック信号を
第２乃至第ｎ段目に中継すると共に、第２乃至第ｎ段目
にあるバス送出回路の送出データを第１段目のデータバ
スに送出するバス中継回路において、クロック信号の立
上り時点からバス送出回路がデータバスに送出する第１
の時間とバス中継回路の伝搬遅延時間である第２の時間
とを加算した時間の間、クロックの立上りから有意レベ
ルとなるマスクパルスを生成するマスクパルス発生回路
、そのマスクパルスとバス送出回路の送出したデータと
の論理和をとる第１のゲート回路、その第１のゲート回
路の出力を第１段のデータバスに送出する第２のゲート
回路とを備えたものである。
この発明におけるバス中継回路は、下段のクロックバス
のクロックから生成された“Ｈ“レベルのマスクパルス
により下段のデータバスからのデータをマスクパルス期
間に“Ｈルベルに確定させそのデータを上段のデータバ
スに送出することで下段からのデータと上段のデータと
の衝突を防止することができる。
のクロックから生成された“Ｈ“レベルのマスクパルス
により下段のデータバスからのデータをマスクパルス期
間に“Ｈルベルに確定させそのデータを上段のデータバ
スに送出することで下段からのデータと上段のデータと
の衝突を防止することができる。
〔実施例）
以下、この発明の一実施例を第３図と同一部分は同一符
号を附して示す第１図について説明する。（３３）はマ
スクパルスＭＰＨを生成するマスクパルス生成回路、（
３４）はオアゲート、（ＤＩ）はオアゲート（３４）の
出力を示し、下段からので−タとマスクパルス生成回路
から生成されるマスクパルスとを論理和をとったデータ
をオーブンコレクタゲートで上段のデータバスに送出で
きるように構成してなる。
号を附して示す第１図について説明する。（３３）はマ
スクパルスＭＰＨを生成するマスクパルス生成回路、（
３４）はオアゲート、（ＤＩ）はオアゲート（３４）の
出力を示し、下段からので−タとマスクパルス生成回路
から生成されるマスクパルスとを論理和をとったデータ
をオーブンコレクタゲートで上段のデータバスに送出で
きるように構成してなる。
次に動作について説明する。信号発生回路（２）は、ク
ロックに同期したアドレスをアドレスバスＡＤＲＯに送
出するが、このアドレスは、例えば数ビットより成りバ
ス送出回路（１ａ）〜（ｌｃ）にバス送出回路（ｌａ）
〜（１ｃ）内のデータの送出許可を与える信号とする。
ロックに同期したアドレスをアドレスバスＡＤＲＯに送
出するが、このアドレスは、例えば数ビットより成りバ
ス送出回路（１ａ）〜（ｌｃ）にバス送出回路（ｌａ）
〜（１ｃ）内のデータの送出許可を与える信号とする。
つまり、アドレスが“１８″であればバス送出回路（ｌ
ａ）のデータＳＤＯが、あるいはアドレスが“ｌｃ”で
あればバス送出回路（ｌｃ）のデータＳＤ１が、データ
バス５ＤＯＢＵＳ、 ５ＤＩＢＬＩＳ ニ送出許可され
る。各バス送出口路（ｌａ）〜（ｌｃ）は、各々Ｄ−フ
リップフロップ（ｈａ）、（ｏｂ）でデータＤＯ、デー
タＤ１をクロックパスＣＬＫＩ、ＣＬ）ｔｏのクロック
に同期させ、上記アドレスの送出許可がおりた時にデー
タＳＯＯ、データＳａｔが送出される。即ち、データＳ
ＤＯはクロックパスＣＬＫＩのクロックに、又データＳ
ＤＩはクロックパスＣＬに０のクロックに位相同期され
る。データＳＤＯは、データバス５ＤＯＢＵＳを介して
バス中継回路（３）のオアゲート（３４）に入力される
。
ａ）のデータＳＤＯが、あるいはアドレスが“ｌｃ”で
あればバス送出回路（ｌｃ）のデータＳＤ１が、データ
バス５ＤＯＢＵＳ、 ５ＤＩＢＬＩＳ ニ送出許可され
る。各バス送出口路（ｌａ）〜（ｌｃ）は、各々Ｄ−フ
リップフロップ（ｈａ）、（ｏｂ）でデータＤＯ、デー
タＤ１をクロックパスＣＬＫＩ、ＣＬ）ｔｏのクロック
に同期させ、上記アドレスの送出許可がおりた時にデー
タＳＯＯ、データＳａｔが送出される。即ち、データＳ
ＤＯはクロックパスＣＬＫＩのクロックに、又データＳ
ＤＩはクロックパスＣＬに０のクロックに位相同期され
る。データＳＤＯは、データバス５ＤＯＢＵＳを介して
バス中継回路（３）のオアゲート（３４）に入力される
。
一方、クロックバスＣＬＫＩ上のクロックは、マスクパ
ルス生成回路（３３）に入力される。このマスクパルス
生成回路（３３）は上記クロックの立上り時点からｔｏ
ｏ時間とバス中継回路（３）の遅延時間ｔＤ２を加算し
た時間だけ“Ｈ”レベルとなりマスクパルスＭＰＨを生
成する。なお、遅延時間ｔＤ２も加算するのは、バス中
継回路（３）内の遅延時間のバラツキを考慮するためで
ある。
ルス生成回路（３３）に入力される。このマスクパルス
生成回路（３３）は上記クロックの立上り時点からｔｏ
ｏ時間とバス中継回路（３）の遅延時間ｔＤ２を加算し
た時間だけ“Ｈ”レベルとなりマスクパルスＭＰＨを生
成する。なお、遅延時間ｔＤ２も加算するのは、バス中
継回路（３）内の遅延時間のバラツキを考慮するためで
ある。
このマスクパルスＭＰＨとデータＳＤＯをオアゲー）
（３４）で論理和をとることによって強制的にマスクパ
ルスＭＰＨの“Ｈ″レベル期間データＳＤＯを“Ｈ”レ
ベルとしたデータＤ１がオアゲート（３４）から出力さ
れバス中継回路（３）のオーブンコレクタゲート（３１
）に入力される。オーブンコレクタゲート（３１）は、
データＤ１をデータバス５ＤＩＢｔｌＳへ出力し、出力
されたデータＤ１はデータ受信回路（４）に取込まれる
。
（３４）で論理和をとることによって強制的にマスクパ
ルスＭＰＨの“Ｈ″レベル期間データＳＤＯを“Ｈ”レ
ベルとしたデータＤ１がオアゲート（３４）から出力さ
れバス中継回路（３）のオーブンコレクタゲート（３１
）に入力される。オーブンコレクタゲート（３１）は、
データＤ１をデータバス５ＤＩＢｔｌＳへ出力し、出力
されたデータＤ１はデータ受信回路（４）に取込まれる
。
次に第２図を用いて本バス中継回路のタイミングを説明
する。信号発生回路（２）からクロックバスＣＬＫＯ上
にクロックとアドレスバスＡＤＲＯ上にアドレスが出力
され、バス中継回路（３）を中継して２段目のバス送出
回路（１ａ）、（１ｂ）に入力される。この時、バス中
継回路（３）内のゲート遅延及びケーブルの伝搬遅延な
どによりクロックバスＣＬＫＯ上のクロックとクロック
バスＣＬに１上のクロック、同様にアドレスバスＡＤＲ
ＯとのアドレスとアドレスバスＡＤＲＩ上のアドレスと
ではｔ。。時間位相差が生じる。又バス送出回路（１ａ
）、（ＩＣ）のデータ５ＤＯ１ＳＤＩは、クロックの立
上りに同期して出力されるが、Ｄ−フリップフロップ（
ｌｌａ）、（ｌｌｂ）インバータゲート（１２ａ）、（
１２ｂ）等のゲート遅延等でクロックの立上りに立して
ｔ。１時間位相差が生じる。マスクパルス生成回路（３
３）は、クロックバスＣＬＫＩのクロックの立上り時点
から、ｔｅ１時間＋バス中継回路（３）の遅延時間ｔＤ
２時間＝ｔＤ４時間だけ“Ｈ”になるマスクパルスＭＰ
Ｈを生成する。本マスクパルスＭＰ）ＩとデータＳＤＯ
をオアゲート（３４）で論理和をとりデータＤＩがオア
ゲート（３４）から出力される。この時データＳＤＯの
変化点に対してデータＤ１の変化点までｔｏｓ時間ずれ
る。そしてオーブンコレクタゲート（３１）によりデー
タ０１はデータバス５ＤＩＢＵＳにｔＤ２時間遅延後出
力され、データ受信回路（４）に人力される。さらにデ
ータ受信回路（４）内でインバータゲート（４２）の伝
搬遅延時間ｔｏｓだけ遅れてクロックバスＣＬＫＯのク
ロックの立上りでＤ−フリップフロップ（４１）に取り
込まれる。
する。信号発生回路（２）からクロックバスＣＬＫＯ上
にクロックとアドレスバスＡＤＲＯ上にアドレスが出力
され、バス中継回路（３）を中継して２段目のバス送出
回路（１ａ）、（１ｂ）に入力される。この時、バス中
継回路（３）内のゲート遅延及びケーブルの伝搬遅延な
どによりクロックバスＣＬＫＯ上のクロックとクロック
バスＣＬに１上のクロック、同様にアドレスバスＡＤＲ
ＯとのアドレスとアドレスバスＡＤＲＩ上のアドレスと
ではｔ。。時間位相差が生じる。又バス送出回路（１ａ
）、（ＩＣ）のデータ５ＤＯ１ＳＤＩは、クロックの立
上りに同期して出力されるが、Ｄ−フリップフロップ（
ｌｌａ）、（ｌｌｂ）インバータゲート（１２ａ）、（
１２ｂ）等のゲート遅延等でクロックの立上りに立して
ｔ。１時間位相差が生じる。マスクパルス生成回路（３
３）は、クロックバスＣＬＫＩのクロックの立上り時点
から、ｔｅ１時間＋バス中継回路（３）の遅延時間ｔＤ
２時間＝ｔＤ４時間だけ“Ｈ”になるマスクパルスＭＰ
Ｈを生成する。本マスクパルスＭＰ）ＩとデータＳＤＯ
をオアゲート（３４）で論理和をとりデータＤＩがオア
ゲート（３４）から出力される。この時データＳＤＯの
変化点に対してデータＤ１の変化点までｔｏｓ時間ずれ
る。そしてオーブンコレクタゲート（３１）によりデー
タ０１はデータバス５ＤＩＢＵＳにｔＤ２時間遅延後出
力され、データ受信回路（４）に人力される。さらにデ
ータ受信回路（４）内でインバータゲート（４２）の伝
搬遅延時間ｔｏｓだけ遅れてクロックバスＣＬＫＯのク
ロックの立上りでＤ−フリップフロップ（４１）に取り
込まれる。
ここでｓ ｔｏｏ ＋ ｔｏｓ ＋ ｔｏｚ ＝ ｔｏ
＋の時データＤ１とデータＳＤ１はデータバス５ＤＩＢ
ｔｌＳで衝突は回避される。ただしＴ ＞ ｔＯ＋ ｔ
Ｄｌ ＋ ｔｐｇ ＋ｔＤ２＋ ｔｏ６＋ Ｄ−フリッ
プフロップ（４１）のセットアツプ時間であり、Ｄ−フ
リップフロップ（４１）のホールド時間＜ ｔｏｏ ＋
ｔｏ５ ＋ ｔ５２である。
＋の時データＤ１とデータＳＤ１はデータバス５ＤＩＢ
ｔｌＳで衝突は回避される。ただしＴ ＞ ｔＯ＋ ｔ
Ｄｌ ＋ ｔｐｇ ＋ｔＤ２＋ ｔｏ６＋ Ｄ−フリッ
プフロップ（４１）のセットアツプ時間であり、Ｄ−フ
リップフロップ（４１）のホールド時間＜ ｔｏｏ ＋
ｔｏ５ ＋ ｔ５２である。
なお、上記実施例では、バス中継回路（３）にオーブン
コレクタゲート（３１）を設けたものを示したが、オー
ブンコレクタゲート（３１）にハイインピーダンス制御
端予信のゲートを設けたものでもよい。
コレクタゲート（３１）を設けたものを示したが、オー
ブンコレクタゲート（３１）にハイインピーダンス制御
端予信のゲートを設けたものでもよい。
以上のように、この発明によれば、バス中継回路にマス
クパルス生成回路を設け、下段からのデータとマスクパ
ルス生成回路から生成されるマスクパルスとを論理和を
とったデータをオーブンコレクタゲートで上段のデータ
バスに送出できるように構成したので上段のバス送出回
路からのデータとバス中継回路から中継され送出された
データとの衝突を避けることができ、信顆性の高いパス
ラインが得られる効果がある。
クパルス生成回路を設け、下段からのデータとマスクパ
ルス生成回路から生成されるマスクパルスとを論理和を
とったデータをオーブンコレクタゲートで上段のデータ
バスに送出できるように構成したので上段のバス送出回
路からのデータとバス中継回路から中継され送出された
データとの衝突を避けることができ、信顆性の高いパス
ラインが得られる効果がある。
第１図はこの発明の一実施例によるバス中継回路の回路
図、第２図はこの発明のバス中継回路のタイミングチャ
ート、第３図は従来のバス中継回路の回路図、第４図は
従来のバス中継回路のタイミングチャートである。 （１ａ）、（１ｂ）、（ＩＣ）はバス送出回路、（２）
は信号発生回路、（３）はバス中継回路、（４）はデー
タ受信回路、（３１）は第２のゲート回路、（３３）は
マスクパルス発生回路、（３４）は第１のゲート回路。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第２図 ）ｒ＋＋ 第４図 Ａ Ｂ 手続補正書（自発） １．事件の表示 特願昭６３−９６１２５号２、発
明の名称 バス中亭回路 ３、補正をする者 代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 ６、補正の内容 （１）明細書第３頁第７行、第４頁第１４行、第５頁第
３行、第６頁第７行、同頁第９行及び同頁第２０行のｒ
（３）」という各記載をそれぞれ’（１０）Ｊと補正す
る。 （２）明細書第５頁第１８行のｒｓＤｌと、」という記
載をｒｓＤｌも」と補正する。 （３）明細書第１１頁第２行の’ｔｏｏＪという記載を
「ｔｔｌｌ」と補正する。 （４）明細書第１２頁第１０行の「立して」という記載
を「対して」と補正する。 （５）明細書第１３頁第５行の「ｊ Ｄ２＝ ｔｏ＋Ｊ
という記載を’ｔＤ２≦ｔｏｒＪと補正する。 （６）明細書第１３頁第１３行のｒ（３１）にハイ」と
いう記載をｒ（３１）の代りにハイ」と補正する。 （７）明細書第１３頁第１４行〜第１５行の「ゲートを
設けたものでもよい。」という記載を「ゲートを付け、
ハイインピーダンス制御端子を使用して上記動作を実現
しても良い。」と補正する。 （８）図面中東１図、第２図及び第３図を別紙の通り補
正する。 ７．添付書類の目録 図面 １通 以上 第２図
図、第２図はこの発明のバス中継回路のタイミングチャ
ート、第３図は従来のバス中継回路の回路図、第４図は
従来のバス中継回路のタイミングチャートである。 （１ａ）、（１ｂ）、（ＩＣ）はバス送出回路、（２）
は信号発生回路、（３）はバス中継回路、（４）はデー
タ受信回路、（３１）は第２のゲート回路、（３３）は
マスクパルス発生回路、（３４）は第１のゲート回路。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第２図 ）ｒ＋＋ 第４図 Ａ Ｂ 手続補正書（自発） １．事件の表示 特願昭６３−９６１２５号２、発
明の名称 バス中亭回路 ３、補正をする者 代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 ６、補正の内容 （１）明細書第３頁第７行、第４頁第１４行、第５頁第
３行、第６頁第７行、同頁第９行及び同頁第２０行のｒ
（３）」という各記載をそれぞれ’（１０）Ｊと補正す
る。 （２）明細書第５頁第１８行のｒｓＤｌと、」という記
載をｒｓＤｌも」と補正する。 （３）明細書第１１頁第２行の’ｔｏｏＪという記載を
「ｔｔｌｌ」と補正する。 （４）明細書第１２頁第１０行の「立して」という記載
を「対して」と補正する。 （５）明細書第１３頁第５行の「ｊ Ｄ２＝ ｔｏ＋Ｊ
という記載を’ｔＤ２≦ｔｏｒＪと補正する。 （６）明細書第１３頁第１３行のｒ（３１）にハイ」と
いう記載をｒ（３１）の代りにハイ」と補正する。 （７）明細書第１３頁第１４行〜第１５行の「ゲートを
設けたものでもよい。」という記載を「ゲートを付け、
ハイインピーダンス制御端子を使用して上記動作を実現
しても良い。」と補正する。 （８）図面中東１図、第２図及び第３図を別紙の通り補
正する。 ７．添付書類の目録 図面 １通 以上 第２図
Claims (1)
- クロック信号の立上りに位相同期したアドレス信号を受
信し、このアドレス信号から所定の時間だけ有意となる
送出指示制御信号を生成し、この送出指示制御信号の有
意期間に、送出データをプルアップ（またはプルダウン
）されたデータバス上に送出するバス送出回路、送出デ
ータをデータバスから取り込むデータ受信回路及びアド
レス信号、クロック信号を発生する信号発生回路を有し
た第１段目の装置、バス送出回路のみ有した第２乃至第
ｎ段目の装置、第１段目の信号発生回路からのアドレス
信号とクロック信号を第２乃至第ｎ段目に中継すると共
に、第２乃至第ｎ段目にあるバス送出回路の送出データ
を第１段目のデータバスに送出するバス中継回路におい
て、クロック信号の立上り時点からバス送出回路がデー
タバスに送出する第１の時間とバス中継回路の伝搬遅延
時間である第２の時間とを加算した時間の間、クロック
の立上りから有意レベルとなるマスクパルスを生成する
マスクパルス発生回路、そのマスクパルスとバス送出回
路の送出したデータとの論理和をとる第１のゲート回路
、その第１のゲート回路の出力を第１段のデータバスに
送出する第２のゲート回路とを備えたことを特徴とする
バス中継回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9612588A JPH01266655A (ja) | 1988-04-19 | 1988-04-19 | バス中継回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9612588A JPH01266655A (ja) | 1988-04-19 | 1988-04-19 | バス中継回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01266655A true JPH01266655A (ja) | 1989-10-24 |
Family
ID=14156663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9612588A Pending JPH01266655A (ja) | 1988-04-19 | 1988-04-19 | バス中継回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01266655A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218531A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Ltd | 情報処理装置 |
| JPS6065366A (ja) * | 1983-09-20 | 1985-04-15 | Nec Corp | バスサイクルスチ−ル機能を有するプロセツサユニツト |
| JPS62154045A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | バス調停方式 |
| JPS6373453A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 共通バス制御方式 |
-
1988
- 1988-04-19 JP JP9612588A patent/JPH01266655A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218531A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Ltd | 情報処理装置 |
| JPS6065366A (ja) * | 1983-09-20 | 1985-04-15 | Nec Corp | バスサイクルスチ−ル機能を有するプロセツサユニツト |
| JPS62154045A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | バス調停方式 |
| JPS6373453A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 共通バス制御方式 |
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