JPH01266743A - Manufacture of silicon conductor - Google Patents
Manufacture of silicon conductorInfo
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- JPH01266743A JPH01266743A JP9656188A JP9656188A JPH01266743A JP H01266743 A JPH01266743 A JP H01266743A JP 9656188 A JP9656188 A JP 9656188A JP 9656188 A JP9656188 A JP 9656188A JP H01266743 A JPH01266743 A JP H01266743A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン導電体に関し、特に、半導体装置の
ゲート電極等に用いられるシリコン導電体及び該シリコ
ン導電体の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a silicon conductor, and particularly to a silicon conductor used for gate electrodes of semiconductor devices and a method for manufacturing the silicon conductor.
従来、半導体装置のゲート電極として用いられているシ
リコン導電体は、一般に気相拡散法又はイオン注入法に
より高濃度に燐が添加された多結晶シリコン膜からなる
。A silicon conductor conventionally used as a gate electrode of a semiconductor device is generally made of a polycrystalline silicon film to which phosphorus is added at a high concentration by vapor phase diffusion or ion implantation.
半導体装置のゲート電極用のシリコン膜の一般的な形成
法としては、
(1)シラン(SiH,)ガスを主反応ガスとする減圧
気相成長法により不純物を添加しない多結晶シリコン膜
を形成したのち、POCL、ガス雰囲気中で熱処理し、
多結晶シリコン中に燐を拡散させる方法(気相拡散法)
、
(2)前記(1)と同様に多結晶シリコン膜を形成した
後、燐イオンをシリコン1漠中に注入する方法(イオン
注入法)、
(3)シラン(SiH4)ガスとフォスフイン(pH3
)ガスを反応ガスとして膜形成中に燐を添加する方法の
3種類がある。The general method for forming silicon films for gate electrodes of semiconductor devices is as follows: (1) A polycrystalline silicon film with no added impurities is formed by low-pressure vapor phase growth using silane (SiH) gas as the main reaction gas. Later, POCL, heat treatment in a gas atmosphere,
Method of diffusing phosphorus into polycrystalline silicon (vapor phase diffusion method)
(2) After forming a polycrystalline silicon film in the same manner as in (1) above, phosphorus ions are implanted into the silicon (ion implantation method). (3) Silane (SiH4) gas and phosphine (pH 3)
) There are three methods in which phosphorus is added during film formation using gas as a reaction gas.
しかしながら、従来の多結晶シリコン膜は、膜形成直後
から、多結晶質であるため、プラズマエツチング法によ
るシリコン膜のエツチング時に第9図に示すようなサイ
ドエツチングが生じやすいという問題があった。なお、
第9図において、1はレジスト、2は多結晶シリコン(
燐濃度は1×1021■−3)である。However, since the conventional polycrystalline silicon film is polycrystalline immediately after the film is formed, there is a problem in that side etching as shown in FIG. 9 tends to occur when etching the silicon film by the plasma etching method. In addition,
In FIG. 9, 1 is resist, 2 is polycrystalline silicon (
The phosphorus concentration is 1 x 1021 -3).
また、多結晶シリコン膜の熱酸化膜を半導体装置のゲー
ト膜として用いた場合、第10図に示すように、燐濃度
が高濃度になればゲート耐圧が低下するという問題があ
った。Further, when a thermally oxidized film of a polycrystalline silicon film is used as a gate film of a semiconductor device, there is a problem that the gate breakdown voltage decreases as the phosphorus concentration becomes high, as shown in FIG.
また、前記(1)の多結晶シリコン膜の製造方法では、
900 ’C〜1000℃程度の温度で熱処理する必要
があるため、ゲート電極形成工程の低温化が図れないこ
と及び膜が多結晶質であること等の問題があった。Further, in the method for manufacturing a polycrystalline silicon film described in (1) above,
Since it is necessary to perform heat treatment at a temperature of about 900'C to 1000C, there are problems such as the inability to lower the temperature of the gate electrode forming process and the fact that the film is polycrystalline.
また、前記(2)の多結晶シリコン膜の製造方法では、
膜中の燐濃度分布を均一にすること及び注入した燐を活
性化するために9oo℃〜1000℃程度の熱処理が必
要でありゲート電極形成工程の低温化が図れないこと、
さらにゲート酸化膜中への不純物の拡散が半導体装置の
信頼性に悪影ヲを及ぼす等の問題があった。Furthermore, in the method for manufacturing a polycrystalline silicon film described in (2) above,
Heat treatment at about 90°C to 1000°C is required to make the phosphorus concentration distribution in the film uniform and to activate the implanted phosphorus, making it impossible to lower the temperature of the gate electrode formation process;
Further, there is a problem that the diffusion of impurities into the gate oxide film has a negative effect on the reliability of the semiconductor device.
また、前記(3)の製造方法では、均一な厚さの膜を形
成することが困雛であること、形成した膜は多結晶質で
あること、膜形成に要する時間が長いこと等の問題があ
った。In addition, with the manufacturing method (3) above, there are problems such as it is difficult to form a film with a uniform thickness, the formed film is polycrystalline, and the time required for film formation is long. was there.
また、低温で非晶質膜を形成する方法としてプラズマC
VD (Chemical Vapour Depos
ition)法があるが、プラズマ衝撃により、素子特
性の劣化や絶縁膜破壊が生じるという問題があった。In addition, plasma C
VD (Chemical Vapor Deposits)
However, there is a problem in that the plasma bombardment causes deterioration of device characteristics and breakdown of the insulation film.
本発明は、前記問題点を解決するためになされたもので
ある。The present invention has been made to solve the above problems.
本発明の目的は、その熱酸化膜のゲート耐圧が高いシリ
コン導電体を提供することにある。An object of the present invention is to provide a silicon conductor whose thermal oxide film has a high gate breakdown voltage.
本発明の他の目的は、半導体装置のゲート?i[等に使
用されるシリコン導電体の製造において、プラズマエツ
チング法での加工特性に優れ、かつその熱酸化膜のゲー
ト耐圧が高いシリコン導電体を600℃以下の温度で製
造する方法を提供することにある。Another object of the present invention is to provide gates for semiconductor devices. To provide a method for manufacturing a silicon conductor which has excellent processability by plasma etching and whose thermal oxide film has a high gate breakdown voltage at a temperature of 600° C. or lower in the manufacture of silicon conductors used in i[, etc. There is a particular thing.
本発明の前記ならびにその他の課題と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
前記目的を達成するため、本発明のシリコン導電体は、
導電性を与える不純物を含有する非晶質シリコン薄膜が
熱処理されて得られた多結晶シリコンからなることを主
な特徴とするものである。In order to achieve the above object, the silicon conductor of the present invention has the following features:
The main feature is that it is made of polycrystalline silicon obtained by heat-treating an amorphous silicon thin film containing impurities that provide conductivity.
また、本発明のシリコン導電体の製造方法は、シリコン
の水素化物(SinH2□2、n≧2)と3属又は5属
の水素化物との混合ガスを原料ガスとし、堆積温度が4
00〜600℃の範囲で基板上に非晶質シリコンを堆積
する工程を含むことを主な特徴とするものである。Further, in the method for manufacturing a silicon conductor of the present invention, a mixed gas of a silicon hydride (SinH2□2, n≧2) and a group 3 or group 5 hydride is used as a raw material gas, and the deposition temperature is 4.
The main feature is that it includes a step of depositing amorphous silicon on a substrate at a temperature in the range of 00 to 600°C.
前記手段によれば、本発明のシリコン導電体は、導電性
を与える不純物を含有する非晶質シリコン薄膜を熱処理
して得られた多結晶シリコンからなっているため、従来
の半導体集積回路に用いられているシリコン導電体に比
べて、シリコン導電体を酸化して得られる酸化膜の耐圧
を高くすることができる。According to the above means, the silicon conductor of the present invention is made of polycrystalline silicon obtained by heat-treating an amorphous silicon thin film containing impurities that impart conductivity, and therefore cannot be used in conventional semiconductor integrated circuits. The withstand voltage of the oxide film obtained by oxidizing the silicon conductor can be increased compared to that of the silicon conductor.
また、本発明のシリコン導電体の製造方法は、シリコン
の水素化物(S l nH2n+z、n≧2)と3属ま
たは5属の水素化物との混合ガスを原料ガスとし、堆積
温度が400〜600℃の範囲でシリコン膜を堆積させ
るので、プラズマエツチング法での加工特性に優れ、か
つ熱酸化膜のゲート耐圧が高いシリコン導電体を600
”C以下の熱処理温度で製造することができる。Further, the method for producing a silicon conductor of the present invention uses a mixed gas of a silicon hydride (S l nH2n+z, n≧2) and a group 3 or group 5 hydride as a raw material gas, and the deposition temperature is 400 to 600. Since the silicon film is deposited in the temperature range of 600°C, we use a silicon conductor with excellent processability in the plasma etching method and a high gate breakdown voltage of the thermal oxide film.
It can be manufactured at a heat treatment temperature of "C" or lower.
以下、本発明の一実施例を図面を用いて具体的に説明す
る。Hereinafter, one embodiment of the present invention will be specifically described using the drawings.
なお、実施例を説明するための企図において。Incidentally, for the purpose of explaining the embodiments.
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。Components having the same function are given the same reference numerals, and repeated explanations thereof will be omitted.
第1図は、本発明の一実施例のシリコン導電体の2次イ
オン分析法による膜中の不純物分布を示す不純物分布特
性曲線である。FIG. 1 is an impurity distribution characteristic curve showing the impurity distribution in a film obtained by secondary ion analysis of a silicon conductor according to an embodiment of the present invention.
本発明の一実施例のシリコン導電体は、導電性を与える
不純物を含有する非晶質シリコン薄膜を熱処理して得ら
れた多結晶シリコンからなっている。前記導電性を与え
る不純物としては1例えば燐(P)を用いる。その燐濃
度(不純物濃度)は約I X 10”(!11−’であ
り、膜中の不純物濃度分布は均一である。The silicon conductor of one embodiment of the present invention is made of polycrystalline silicon obtained by heat treating an amorphous silicon thin film containing impurities that provide conductivity. As the impurity imparting conductivity, for example, phosphorus (P) is used. The phosphorus concentration (impurity concentration) is about I x 10''(!11-'), and the impurity concentration distribution in the film is uniform.
前記本実施例の多結晶シリコンからなるシリコン薄膜の
膜質は、電子回折法により、その回折像のパターンがハ
ローであり、多結晶シリコン薄膜は、熱処理前の状態が
非晶質であることが確認された。The film quality of the silicon thin film made of polycrystalline silicon in this example was confirmed by electron diffraction, with a halo pattern in the diffraction image, and the polycrystalline silicon thin film was confirmed to be amorphous before heat treatment. It was done.
次に、前記本実施例の多結晶シリコンからなるシリコン
薄膜(導電体)の熱酸化膜を、MOSダイオードのゲー
ト膜として適用した例について説明する。Next, an example will be described in which the thermal oxidation film of the silicon thin film (conductor) made of polycrystalline silicon of the present embodiment is applied as a gate film of a MOS diode.
第2図は、本実施例のシリコン導電体の熱酸化膜を、M
OSダイオードのゲート膜として適用した例の概略構成
を示す要部断面図であり、11はシリコン基板、12は
Sin、等の酸化膜、13は本実施例のシリコン導電体
、14は本実施例のシリコン導電体13の熱酸化膜(ゲ
ート膜)、15はメタル又はシリコン導電体である。前
記熱酸化膜(ゲート膜)14の膜厚は、100人程度で
ある。FIG. 2 shows the thermal oxidation film of the silicon conductor of this example.
It is a cross-sectional view of a main part showing a schematic configuration of an example applied as a gate film of an OS diode, in which 11 is a silicon substrate, 12 is an oxide film such as Sin, 13 is a silicon conductor of this embodiment, and 14 is a silicon conductor of this embodiment. Thermal oxide film (gate film) of the silicon conductor 13 and 15 are metal or silicon conductors. The thickness of the thermal oxide film (gate film) 14 is approximately 100 mm.
本実施例のMOSダイオードの熱酸化膜(ゲート膜)1
4の耐圧は、第3図に示すように、はとんど低下しなか
った。この理由は酸化膜形成前の本実施例のシリコン導
電体13が非晶質であることに起因する。Thermal oxide film (gate film) 1 of MOS diode of this example
As shown in FIG. 3, the breakdown voltage of No. 4 did not decrease at all. The reason for this is that the silicon conductor 13 of this embodiment before the oxide film is formed is amorphous.
以上の説明からねるように、本実施例のシリコン導電体
13によれば、従来の半心体朶積回路に用いられている
シリコン導電体に比べて、シリコン導電体13を熱酸化
して得られる熱酸化膜(ゲー1−)14の耐圧を高くす
ることができるとともに、不純物の注入を多くしても絶
縁耐圧を低下させない。As can be seen from the above description, according to the silicon conductor 13 of this embodiment, compared to the silicon conductor used in the conventional half-core integrated circuit, the silicon conductor 13 is obtained by thermally oxidizing the silicon conductor 13. The breakdown voltage of the thermal oxide film (Ge 1-) 14 can be increased, and the breakdown voltage does not decrease even if a large number of impurities are implanted.
次に、本発明のシリコン導電体の膜の製造方法の一実施
例について説明する。Next, an embodiment of the method for manufacturing a silicon conductor film of the present invention will be described.
第4図は、本発明のシリコン導電体(薄膜)の製造方法
を実施するための反応装置の一実施例の概略構成を説明
するための説明図である。FIG. 4 is an explanatory diagram for explaining the schematic configuration of one embodiment of a reaction apparatus for carrying out the method of manufacturing a silicon conductor (thin film) of the present invention.
本実施例の反応装置は、第4図に示すように。The reaction apparatus of this example is as shown in FIG.
一般に用いられている拡散炉型の減圧CVD装置であり
、21は反応管、22は電気炉、23は排気システム、
24はジシラン(SxzHWガスボンベ、25はフォス
フイン(PH3)ガスボンベ、26はキャリアガスボン
ベ、27は石英ボート、28はシリコンウェハである。This is a commonly used diffusion furnace type low pressure CVD device, in which 21 is a reaction tube, 22 is an electric furnace, 23 is an exhaust system,
24 is a disilane (SxzHW gas cylinder), 25 is a phosphine (PH3) gas cylinder, 26 is a carrier gas cylinder, 27 is a quartz boat, and 28 is a silicon wafer.
第4図において、温度が400℃〜600’Cの反応管
21に石英ボート27上に敷地したシリコンウェハ28
を挿入し、反応管21内を排気する。反応管21の温度
が安定したらジシラン(SxzHs)ガスボンベ24及
びフォスフイン(PH3)ガスボンベ25からジシラン
ガスとフォスフインガスを所望の時間反応管21に導入
し、シリコンウェハ28上に燐を含んだシリコン導電体
13の膜を形成する。In FIG. 4, a silicon wafer 28 placed on a quartz boat 27 in a reaction tube 21 at a temperature of 400° C. to 600° C.
is inserted, and the inside of the reaction tube 21 is evacuated. When the temperature of the reaction tube 21 is stabilized, disilane gas and phosphine gas are introduced into the reaction tube 21 from a disilane (SxzHs) gas cylinder 24 and a phosphine (PH3) gas cylinder 25 for a desired time, and a silicon conductor containing phosphorus is placed on a silicon wafer 28. 13 films are formed.
前記シリコン導電体13の膜の堆積速度及びシリコン導
電体13の膜中の燐濃度とジシラン分圧の関係を第5図
に示す。FIG. 5 shows the relationship between the deposition rate of the silicon conductor 13 film, the phosphorus concentration in the silicon conductor 13 film, and the disilane partial pressure.
前記シリコン導電体13の膜堆積速度は、ジシラン分圧
にほぼ比例して増加し、燐濃度はジシラン分圧の約2/
3乗に反比例する。熱処理する前のシリコン導電体13
の膜の結晶性を非晶質にするためには、後で述べるよう
に、膜堆積温度を約600℃以下にする必要があるが、
第5図に示すように、低温でも実用的な膜堆積速度が得
られる。The film deposition rate of the silicon conductor 13 increases approximately in proportion to the partial pressure of disilane, and the phosphorus concentration increases approximately 2/2 of the partial pressure of disilane.
It is inversely proportional to the third power. Silicon conductor 13 before heat treatment
In order to change the crystallinity of the film to amorphous, it is necessary to lower the film deposition temperature to about 600°C or less, as described later.
As shown in FIG. 5, a practical film deposition rate can be obtained even at low temperatures.
前記フォスフイン分圧とシリコン導電体13の膜中の燐
濃度の関係を第6図に示す。第6図において、シリコン
導電体13の膜中の燐濃度は、フォスフイン分圧に比例
し、濃度制御が容易であることが第6図かられかる。The relationship between the phosphine partial pressure and the phosphorus concentration in the film of the silicon conductor 13 is shown in FIG. In FIG. 6, it can be seen from FIG. 6 that the phosphorus concentration in the film of the silicon conductor 13 is proportional to the phosphine partial pressure, and the concentration can be easily controlled.
第7図に本実施例の非晶質シリコンを熱処理した後、X
線回折法により測定した回折強度を示す。Figure 7 shows that after heat-treating the amorphous silicon of this example,
Diffraction intensity measured by line diffraction method is shown.
熱処理時間は30分である。The heat treatment time is 30 minutes.
第7図かられかるように、不純物を含まないシリコン導
電体の膜では650℃程度の温度で多結晶化するが、高
濃度に不純物を含んだシリコン導電体の膜では575℃
〜600℃で多結晶化する。As can be seen from Figure 7, a silicon conductor film containing no impurities becomes polycrystalline at a temperature of about 650°C, but a silicon conductor film containing a high concentration of impurities becomes polycrystalline at a temperature of 575°C.
Polycrystallizes at ~600°C.
従って、シリコン導電体13の膜を堆積する温度は約6
00℃以下が適当である。Therefore, the temperature at which the film of silicon conductor 13 is deposited is approximately 6
A temperature of 00°C or lower is appropriate.
また、シリコンの水素化物として、ジシランより低温で
膜形成が可能なトリシラン(3111H211+Z。Also, as a silicon hydride, trisilane (3111H211+Z) can form a film at a lower temperature than disilane.
n〉2)等を用いてもよい。この場合には堆積速度が速
いので膜形成時間が短縮できる。n>2) etc. may be used. In this case, since the deposition rate is high, the film formation time can be shortened.
第8図は、本実施例によるシリコン導電体13の薄膜を
プラズマエツチング法等のドライエツチング法により加
工した場合の加工特性を示す電子顕微鏡写真に基づいた
特性図である。FIG. 8 is a characteristic diagram based on an electron micrograph showing processing characteristics when the thin film of the silicon conductor 13 according to this embodiment is processed by a dry etching method such as a plasma etching method.
本実施例によるシリコン導電体13の膜をドライエツチ
ング法により加工した場合、第8図に示すように、第9
図に示すような従来の多結晶シリコンの場合と異なり、
サイドエツチングは見られなかった。この理由は、熱処
理する前のシリコン導電体13の膜が非晶質であるため
、薄膜中の燐が活性化していないためである。なお、第
8図において、31はレジスト、32は本実施例により
作成されたシリコン導電体(多結晶シリコン)である。When the film of the silicon conductor 13 according to this embodiment is processed by the dry etching method, as shown in FIG.
Unlike the case of conventional polycrystalline silicon as shown in the figure,
No side etching was observed. The reason for this is that the film of the silicon conductor 13 before heat treatment is amorphous, so phosphorus in the thin film is not activated. In FIG. 8, 31 is a resist, and 32 is a silicon conductor (polycrystalline silicon) produced according to this embodiment.
以上の説明かられかるように、本実施例のシリコン導電
体13の膜製造方法によれば、導電性が与えられる不純
物を高濃度に含んだシリコン導電体13の膜であるが、
堆積直後の膜の結晶性が非晶質であるため、膜のドライ
エツチング法による加工特性に優れている。また、シリ
コンのジシラン等の水素化物(SL、H2O,2、n≧
2)とフォスフイン等の3a又は5mの水素化物との混
合ガスを原料ガスとし、堆積温度を400℃〜600℃
の範囲でシリコン膜を堆積させるので、その熱酸化膜の
ゲート耐圧が高いシリコン導電体を600℃以下の温度
(膜の堆積温度)で製造することができる。As can be seen from the above description, according to the method for manufacturing the silicon conductor 13 film of this embodiment, the silicon conductor 13 film contains a high concentration of impurities that impart conductivity.
Since the crystallinity of the film immediately after deposition is amorphous, it has excellent processing characteristics by dry etching of the film. In addition, hydrides such as silicon disilane (SL, H2O, 2, n≧
2) and a 3a or 5m hydride such as phosphine as the raw material gas, and the deposition temperature was 400°C to 600°C.
Since the silicon film is deposited at a temperature within the range of 600° C. or lower, a silicon conductor whose thermal oxide film has a high gate breakdown voltage can be manufactured at a temperature of 600° C. or lower (film deposition temperature).
前記堆積温度が400℃〜600℃の範囲としたのは、
使用する原料ガスによって堆積温度が異なるためである
。The reason why the deposition temperature is in the range of 400°C to 600°C is because
This is because the deposition temperature differs depending on the raw material gas used.
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
以上、説明したように、本発明によれば、その熱酸化膜
のゲート耐圧が高いシリコン導電体を提供することがで
きる。As described above, according to the present invention, it is possible to provide a silicon conductor whose thermal oxide film has a high gate breakdown voltage.
また、プラズマエツチング法での加工特性に優れ、かつ
その熱酸化膜のゲート耐圧が高いシリコン導電体を60
0℃以下の温度で製造することができる。In addition, a silicon conductor with excellent processing characteristics using plasma etching method and a high gate breakdown voltage of its thermal oxide film is used.
It can be produced at temperatures below 0°C.
第1図は、本発明の一実施例のシリコン導電体の2次イ
オン分析法による膜中の不純物分布を示す不純物分布特
性曲線図、
第2図は、本実施例のシリコン導電体の熱酸化膜を、M
OSダイオードのゲート膜として適用した例の概略構成
を示す要部断面図、
第3図は、本実施例のシリコン導電体の熱酸化膜を用い
たMOSダイオードのゲート耐圧を示すデータ、
第4図は、本発明のシリコン導電体の膜の製造方法を実
施するための反応装置の一実施例の概略構成を説明する
ための説明図。
第5図は、本発明のシリコン導電体の製造方法の一実施
例におけるシリコン導電体の膜の堆積速度及びシリコン
導電体13の膜中の燐濃度とジシラン分圧の関係を示す
図、
第6図は、本実施例のシリコン導電体の膜中の燐濃度と
フォスフインガス分圧の関係を示すデータ、
第7図は、本実施例の非晶質シリコン熱処理した後、X
線回折法により測定した回折強度を示すデータ、
第8図は、本実施例によるシリコン導電体の膜をドライ
エツチング法により加工した場合の加工特性を示す電子
顕微鏡写真に基づいた特性図、第9図は、プラズマエツ
チング法により従来の多結晶シリコン膜を加工したとき
の膜の断面形状を示す図。
第10図は、従来の多結晶シリコン膜の熱酸化膜を半導
体装置のゲート電極のゲート膜に用いた場合の絶縁耐圧
を示すデータである。
図中、1・・・レジスト、2・・・多結晶シリコン、1
1・・・シリコン基板、12・・・酸化膜、13・・・
シリコン導電体、14・・・熱酸化膜(ゲート膜)、1
5・・・メタル又はシリコン導電体、21・・・反応管
、22・・・電気炉、23・・・排気システム、24・
・・ジシランガスボンベ、25・・・フォスフインガス
ボンベ、26・・・キャリアガスボンベ、27・・・石
英ボート、28・・・シリコンウェハ、31はレジスト
、32・・・シリコン導電体。FIG. 1 is an impurity distribution characteristic curve diagram showing the impurity distribution in a film obtained by secondary ion analysis of a silicon conductor according to an embodiment of the present invention. FIG. 2 is a thermal oxidation diagram of a silicon conductor according to an embodiment of the present invention. membrane, M
FIG. 3 is a sectional view of a main part showing a schematic configuration of an example applied as a gate film of an OS diode. FIG. FIG. 1 is an explanatory diagram for explaining the schematic configuration of an embodiment of a reaction apparatus for carrying out the method of manufacturing a silicon conductor film of the present invention. FIG. 5 is a diagram showing the relationship between the deposition rate of a silicon conductor film, the phosphorus concentration in the silicon conductor 13 film, and the disilane partial pressure in an embodiment of the method for manufacturing a silicon conductor of the present invention; The figure shows data showing the relationship between the phosphorus concentration in the film of the silicon conductor and the phosphine gas partial pressure in this example.
Data showing the diffraction intensity measured by the line diffraction method, FIG. The figure shows the cross-sectional shape of a conventional polycrystalline silicon film processed by plasma etching. FIG. 10 shows data showing the dielectric strength when a conventional thermal oxidation film of a polycrystalline silicon film is used as a gate film of a gate electrode of a semiconductor device. In the figure, 1...resist, 2...polycrystalline silicon, 1
1... Silicon substrate, 12... Oxide film, 13...
Silicon conductor, 14... thermal oxide film (gate film), 1
5... Metal or silicon conductor, 21... Reaction tube, 22... Electric furnace, 23... Exhaust system, 24...
... Disilane gas cylinder, 25 ... Phosphine gas cylinder, 26 ... Carrier gas cylinder, 27 ... Quartz boat, 28 ... Silicon wafer, 31 resist, 32 ... Silicon conductor.
Claims (2)
薄膜が熱処理されて、得られた多結晶シリコンからなる
ことを特徴とするシリコン導電体。(1) A silicon conductor characterized by being made of polycrystalline silicon obtained by heat-treating an amorphous silicon thin film containing impurities that impart conductivity.
2、n≧2)と3属又は5属の水素化物との混合ガスを
原料ガスとし、堆積温度が400〜600℃の範囲で基
板上に非晶質シリコンを堆積する工程を含むことを特徴
とするシリコン導電体の製造方法。(2) Silicon hydride (Si_nH_2_n_+_
2, n≧2) and a group 3 or group 5 hydride as a raw material gas, and a step of depositing amorphous silicon on a substrate at a deposition temperature in the range of 400 to 600°C. A method for manufacturing a silicon conductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9656188A JPH01266743A (en) | 1988-04-18 | 1988-04-18 | Manufacture of silicon conductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9656188A JPH01266743A (en) | 1988-04-18 | 1988-04-18 | Manufacture of silicon conductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01266743A true JPH01266743A (en) | 1989-10-24 |
Family
ID=14168456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9656188A Pending JPH01266743A (en) | 1988-04-18 | 1988-04-18 | Manufacture of silicon conductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01266743A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101454A (en) * | 1990-08-20 | 1992-04-02 | Nec Corp | Manufacture of semiconductor device |
-
1988
- 1988-04-18 JP JP9656188A patent/JPH01266743A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101454A (en) * | 1990-08-20 | 1992-04-02 | Nec Corp | Manufacture of semiconductor device |
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