JPH01267476A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、異なる半導体検査装置間の相関採り（測定
結果の差の原因分析）を容易にするためのテスト用補助
回路を付加した半導体装置に関するものである。

〔従来の技術〕

第３図は従来の半導体装置の構成図である。記憶、、論
理演算などの本来の機能を行う主回路１に、基準信号ビ
ン２や出力ビン３などが接続されている。また使用され
ない空きビン４が存在する。

次に、動作について説明する。主回路１は基準信号ビン
２に信号が印加されるとある時間後動作可能となり、出
力ビン３からデータを出力する。

なお空きビン４は動作上の機能は持たない。例えばメモ
リなどの場合、基準信号ビン２としてチップセレクトＣ
８，出力ビン３としてデータ出力ＤＯを想定する。チッ
プセレクトＣ８がアクティブ状態になった後、データ出
力Ｄｏに有効なリードデータが出力されるまでには、あ
る遅延時間を伴う。このようなアクセスタイムなどのさ
まざまな時間を測定し、設計上とのずれなどを分析する
ことが半導体装置の製造上重要である。

このような測定を行うために通常半導体検査装置（以下
テスタと称す）を用いる。ある半導体装置を製造するラ
インが複数あるとし、そのうちの２つをラインＡ、ライ
ンＢとする。また各ラインごとにテスタが設けられてい
るとし、ラインＡ内のテスタをテスタＴＡ、ラインＢ内
のテスタをテスタＴＢとする。このような製造工程にお
いて、この製品のあるアクセスタイムを測定する。ライ
ンＡの測定の結果をｔ　、ラインＢ−の測定結果をｔａ
とする。この測定結果の間にΔｔ＝　ｌ　ｔＡ−ｔ８１
という差が生じた場合、この時間差Δｔの原因を分析す
ることが製造工程の改善などのために必要である。

例えば時間差Δｔの原因として次のようなものが考えら
れる。

（ｉ）　　テスタＴＡとテスタＴＢにおいて、基準信号
ビン２に与えられる信号の特性（レベル、立ち上りのタ
イミングなど）が異なっていたため、（ｉｉ）半導体装
置測定時に発生する電源ノイズの影響のため、 （ｉｉｉ）実際に生産されている製品間に、ラインごと
に特性の差が生じたため、など。

このような原因は大別すると、各テスタ固有の特性およ
び測定時の半導体装置の動作の乱れによるものか、各半
導体装置の特性によるものかに分けられる。実際に必要
なデータは各半導体装置の特性なので、テスタ固有の特
性や、測定時の乱れなどという要因をあらかじめ把握し
ておき、測定結果に含まれるこのような要因によるもの
を取り除かなければならない。このようなテスタ固有の
特性や、その使用条件に伴う測定結果のずれを明確化す
ることが、テスタの相関採りを行うことであり、この相
関採りを行うことによって測定結果の正しい評価９分析
が行える。

〔発明が解決しようとする課題〕

従来の半導体装置は以上のように構成されているので、
主回路１が単純な場合はテスタの相関採りが容易で短時
間で行えたが、集積化が進み回路線能が複雑になると時
間差Δｔの要因としてさまざまなものが考えられるため
、テスタの相関採りが困難で、長期間の測定結果を詳細
に分析することが必要となる。このような傾向は半導体
装置の開発サイクルの短期化と相反するものであり、開
発サイクルの短期化が進むにつれて重大な問題となる。

この発明は上記のような問題点を解消するためになされ
たもので、テスタによる半導体装置のアクセスタイム測
定等において、異なるテスタ間の相関採りをコストを抑
え簡単な取扱いで容易に行うことができる半導体装置を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、主回路と入出力端子を共
有する比較的簡単な回路構成のテスト用補助回路と、前
記主回路か前記テスト用補助回路かのいずれか一方に、
前記入出力端子を接続する電気的接点と、前記電気的接
点をテストモード信号によって切り換える制御回路とを
備えたものである。

〔作用〕

この発明における制御回路は、テストモード信号によっ
て電気的接点を切り換えることにより、主回路、かテス
ト用補助回路かどちらについて入出力を行うかを指定す
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体装置を示すブロッ
ク図である。テスト用補助回路５は例えばインバータな
どによって構成される簡単な回路であり、検査用リレー
６を介して基準信号ビン２に、および検査用リレー７を
介して出力ビン３にそれぞれ接続される。また主回路１
は標準用リレー８を介して基準信号ビン２に、および標
準用リレー９を介して出力ビン３にそれぞれ接続される
。検査用リレー６、標準用リレー８はリレー制御回路１
０によって、検査用リレー７、標準用リレー９はリレー
制御回路１１によってそれぞれ切り換えられる。この切
り換えを指定するために、空きビン４を使用したリレー
制御ビン１２からテストモード信号が入力される。なお
、第１図に示す検査用リレー６．７および標準用リレー
８゜９の状態は、通常動作モードの場合である。

次に、動作について説明する。通常動作時には第１図に
示すように、検査用リレー６．７が開き標準用リレー８
．９が閉じているので、基準信号ビン２．出力ビン３は
主回路１に接続され本来の動作を行う。

テストモード時にはリレー制御ビン１２から入力される
テストモード信号に応じで、リレー制御回路１０．１１
が検査用リレー６．７を閉じ、標準用リレー８，９を開
く。基準信号ビン２．出力ビン３は、インバータから構
成される簡単な回路であるテスト用補助回路５に接続さ
れる。この状態で各テスタによって基準信号ビン２にあ
る信号を入力し、どの程度の遅延時間を経て出力ビン３
に出力されるかを測定する。テスト用補助回路５は簡単
な回路であるため、回路構成のばらつきによる遅延時間
のばらつきは極めて小さい。したがって、各テスタ間に
おいて生じる遅延時間の差Δｔは、テスタ固有の特性や
、その使用条件に伴う測定結果のずれによるものである
。このようにして各テスタ間の相関採りを行う。

なお上記実施例では、リレー制御ビン１２として空きビ
ン４を利用したが、空きビン４が無い場合には第２図に
示すように通常使用されるビン１３（例えばアドレスビ
ン）を共用してもよい。またテストモード信号としては
、電源電圧レベル以上の電圧を印加してもよいし、ある
いはメモリ回路などの複数の基準信号を持つ回路におい
ては、各信号の通常使用しないレベルの組合せによって
テストモードを指定する特別な組合せを設定してもよい
。

なお上記実施例では遅延時間の測定について述べたが、
遅延時間以外の特性についても同様の構成により、テス
タ間の相関採りを行うことができる。

〔発明の効果〕

以上のように、この発明によれば半導体装置に比較的簡
単な回路構成のテスト用補助回路を付加したので、テス
トモード時に例えば遅延時間などの特性のばらつきが少
い比較的簡単な回路構成のテスト用補助回路を使用すれ
ば、そのテスト結果によりテスタ間の相関採りを容易に
行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置のブロッ
ク図、第２図はこの発明の他の実施例による半導体装置
のブロック図、第３図は従来の半導体装置のブロック図
である。 図において、１は主回路、２は基準信号ビン、３は出力
ビン、５はテスト用補助回路、６．７は検査用リレー、
８．９は標準用リレー、１０．１１は制御回路、１２は
リレー制御ビンである。 なお、各図中向−符・号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）所定の動作を行う主回路と、 前記主回路と入出力端子を共有する比較的簡単な回路構
   成のテスト用補助回路と、 前記主回路か前記テスト用補助回路かいずれか一方に、
   前記入出力端子を接続する電気的接点と、前記電気的接
   点をテストモード信号によつて切り換える制御回路とを
   備えた半導体装置。