JPH01268042A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01268042A JPH01268042A JP9550688A JP9550688A JPH01268042A JP H01268042 A JPH01268042 A JP H01268042A JP 9550688 A JP9550688 A JP 9550688A JP 9550688 A JP9550688 A JP 9550688A JP H01268042 A JPH01268042 A JP H01268042A
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- JP
- Japan
- Prior art keywords
- contact hole
- conductive film
- etching
- semiconductor substrate
- diameter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造技術に関し、特に配線の接
続信頼性向上に適用して有効な技術に関するものである
。
続信頼性向上に適用して有効な技術に関するものである
。
半導体装置の高集積化に伴って配線が微細化されるよう
になると、上層の配線と下層の配線、あるいは配線と基
板とを接続するだめのコンタクトホールのアスペクト比
（コンタクトホールの深さ／コンタクトホールの径）が
増大し、コンタクトホールの内部における導電膜の被着
率が低下するために０、配線の接続信頼性が低下するよ
うになってきた。
になると、上層の配線と下層の配線、あるいは配線と基
板とを接続するだめのコンタクトホールのアスペクト比
（コンタクトホールの深さ／コンタクトホールの径）が
増大し、コンタクトホールの内部における導電膜の被着
率が低下するために０、配線の接続信頼性が低下するよ
うになってきた。
その対策として、コンタクトホールの断面形状をテーバ
状にすることによって導電膜の被着率向上を図る、いわ
ゆるテーバエツチング技術が実用化されている。
状にすることによって導電膜の被着率向上を図る、いわ
ゆるテーバエツチング技術が実用化されている。
上記テーバエツチング技術については、例えば１９８４
年４月発行、「ソリッドステイト・テクノロジー、“Ｓ
ｉ酸化膜の選択的反応性イオンエツチング″ （５ｏｌ
ｉｄ ５ｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ″５ｅｌｅｃ
ｔ−ｉｖｅ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ ｏｆ Ｓｉｎ、’） Ｊ に記載−があり、テーパ
エツチング技術の具体例として、コンタクトホールの中
途までを等方的にウェットエツチングした後、異方性の
高いドライエツチングで残部を垂直にエツチングする方
法や、コンタクトホールの中途までを垂直にドライエツ
チングした後、アッシングによりレジストマスクを後退
させ、追加のドライエツチングを行う方法などが説明さ
れている。
年４月発行、「ソリッドステイト・テクノロジー、“Ｓ
ｉ酸化膜の選択的反応性イオンエツチング″ （５ｏｌ
ｉｄ ５ｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ″５ｅｌｅｃ
ｔ−ｉｖｅ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ ｏｆ Ｓｉｎ、’） Ｊ に記載−があり、テーパ
エツチング技術の具体例として、コンタクトホールの中
途までを等方的にウェットエツチングした後、異方性の
高いドライエツチングで残部を垂直にエツチングする方
法や、コンタクトホールの中途までを垂直にドライエツ
チングした後、アッシングによりレジストマスクを後退
させ、追加のドライエツチングを行う方法などが説明さ
れている。
しかし、本発明者の検討によれば、上記した従来のテー
パエツチング技術は、エツチングの繰り返しにより、コ
ンタクトホール底部の径が当初のレジストマスク寸法よ
りも拡大されてしまうという欠点がある。
パエツチング技術は、エツチングの繰り返しにより、コ
ンタクトホール底部の径が当初のレジストマスク寸法よ
りも拡大されてしまうという欠点がある。
このようなコンタクトホール径とレジストマスク寸法と
の誤差は、たとえそれが極めて僅かな場合であっても、
コンタクトホール同士の間隔が極めて狭い高密度集積回
路においては、配線間の短絡を引き起こすことになる。
の誤差は、たとえそれが極めて僅かな場合であっても、
コンタクトホール同士の間隔が極めて狭い高密度集積回
路においては、配線間の短絡を引き起こすことになる。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、断面がテーパ状のコンタクトホールを
形成するに際し、その寸法精度を向上させることのでき
る技術を提供することにある。
り、その目的は、断面がテーパ状のコンタクトホールを
形成するに際し、その寸法精度を向上させることのでき
る技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴とは、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、まず、レジストマスクの寸法通りの径を有す
るコンタクトホールを形成し、その後、上記コンタクト
ホールの中途までを導電膜で孔埋めし、次いで、上記導
電膜よりも上方のコンタクトホール径をエツチングで拡
大することによって断面がテーパ状のコンタクトホール
を形成する方法である。
るコンタクトホールを形成し、その後、上記コンタクト
ホールの中途までを導電膜で孔埋めし、次いで、上記導
電膜よりも上方のコンタクトホール径をエツチングで拡
大することによって断面がテーパ状のコンタクトホール
を形成する方法である。
上記した手段によれば、コンタクトホール内部の導電膜
で孔埋めされた部分がエツチングされないので、当該部
分は、レジストマスクの寸法通りの径が維持される。
で孔埋めされた部分がエツチングされないので、当該部
分は、レジストマスクの寸法通りの径が維持される。
〔実施例１〕
第１図（ａ）〜（６）は、本発明の一実施例である半導
体装置の製造方法を示す半導体基板の要部断面図である
。
体装置の製造方法を示す半導体基板の要部断面図である
。
本実施例１は、例えばＭＯ３形半導体装置の製造方法に
適用されたものであり、以下、その工程を第１図（ａ）
〜（ｄ）に従って説明する。
適用されたものであり、以下、その工程を第１図（ａ）
〜（ｄ）に従って説明する。
まず、所定の抵抗率を有するシリコン単結晶からなる半
導体基板（以下、基板という）１の表面に常法に従って
フィールド絶縁膜２、ゲート酸化膜３、ゲート電極４、
拡散層５ａ、５ｂを形成した後、基板１の表面にリンケ
イ酸ガラス（ＰＳＧ）などからなる絶縁膜６を被着する
。
導体基板（以下、基板という）１の表面に常法に従って
フィールド絶縁膜２、ゲート酸化膜３、ゲート電極４、
拡散層５ａ、５ｂを形成した後、基板１の表面にリンケ
イ酸ガラス（ＰＳＧ）などからなる絶縁膜６を被着する
。
次に、上記絶縁膜６の表面にホトレジスト７を被着し、
コンタクトホールを形成すべき箇所をエツチングして開
口部８．８を形成する（第１図（ａ））。
コンタクトホールを形成すべき箇所をエツチングして開
口部８．８を形成する（第１図（ａ））。
次に、上記ホトレジスト７をマスクに用い、開口部８．
８から露出している絶縁膜６およびその下方のゲート酸
化膜３をエツチングで除去し、基板１の拡散層５ａ、５
ｂに達するコンタクトホール９．９を形成する（第１図
（５））。
８から露出している絶縁膜６およびその下方のゲート酸
化膜３をエツチングで除去し、基板１の拡散層５ａ、５
ｂに達するコンタクトホール９．９を形成する（第１図
（５））。
このエツチング工程では、例えば、反応性イオンエツチ
ングなどのような異方性の高いドライエツチング法を用
い、コンタクトホール９の径を開口部８の径と一致させ
る。
ングなどのような異方性の高いドライエツチング法を用
い、コンタクトホール９の径を開口部８の径と一致させ
る。
次に、高融点金属あるいは低抵抗ポリシリコンなどの導
電膜１０を選択的に被着し、コンタクトホール９の中途
までを導電膜１０で孔埋めするく第１図（Ｃ））。
電膜１０を選択的に被着し、コンタクトホール９の中途
までを導電膜１０で孔埋めするく第１図（Ｃ））。
この工程では、例えば光選択ＣＶＤ法や低温エピタキシ
ャル成長法などの低温成膜方法を用いることにより、熱
によるホトレジスト７の変質を防止する。その際、コン
タクトホール９の内部に被着される導電膜ｌＯの膜厚は
、ゲート酸化膜３よりも厚くするのがよい。
ャル成長法などの低温成膜方法を用いることにより、熱
によるホトレジスト７の変質を防止する。その際、コン
タクトホール９の内部に被着される導電膜ｌＯの膜厚は
、ゲート酸化膜３よりも厚くするのがよい。
次に、例えば、ウェットエツチングなどのような等方性
の高いエツチング法を用い、コンタクトホール９の内部
の絶μ膜６をエツチングすることにより、コンタクトホ
ール９の径を開口部８の径よりも大きくする（第１図（
ｄ））。
の高いエツチング法を用い、コンタクトホール９の内部
の絶μ膜６をエツチングすることにより、コンタクトホ
ール９の径を開口部８の径よりも大きくする（第１図（
ｄ））。
このエツチング工程では、絶縁膜６と導電膜１０との選
択比を高くすることにより、導電膜１０が過剰にエツチ
ングされるのを防止する。
択比を高くすることにより、導電膜１０が過剰にエツチ
ングされるのを防止する。
最後に、ホトレジスト７を除去することにより、導電膜
ｌＯの上方の断面形状がテーバ状をなすコンタクトボー
ル９が得られる。
ｌＯの上方の断面形状がテーバ状をなすコンタクトボー
ル９が得られる。
このように、本実施例１によれば、次の効果を得ること
ができる。
ができる。
（１）、あらかじめフンタクトホール９の中途までを導
電膜１０で孔埋めした後、その上方の絶縁膜６を等方向
にエツチングするようにしたので、導電膜１０で孔埋め
された部分の径を開口部８の径と一致させることができ
る。
電膜１０で孔埋めした後、その上方の絶縁膜６を等方向
にエツチングするようにしたので、導電膜１０で孔埋め
された部分の径を開口部８の径と一致させることができ
る。
（２）、上記（１）により、コンタクトホール９の寸法
精度が向上し、１ｌＪＰ接するコンタクトホール９．９
同士の間隔が極めて狭い場合であっても、配線の短絡を
確実に防止することができる。
精度が向上し、１ｌＪＰ接するコンタクトホール９．９
同士の間隔が極めて狭い場合であっても、配線の短絡を
確実に防止することができる。
（３）、上記（２）により、配線の微細化が促進され、
半導体装置の高密度化、高集積化が達成される。
半導体装置の高密度化、高集積化が達成される。
（４）、ホトレジスト７が変質しない低温条件で導電膜
１０をコンタクトホール９の内部に被着するようにした
ので、マスク工程が一回で済み、コンタクトホール９を
形成する工程のスルーブツトが向上する。
１０をコンタクトホール９の内部に被着するようにした
ので、マスク工程が一回で済み、コンタクトホール９を
形成する工程のスルーブツトが向上する。
〔実施例２〕
第２図（ａ）〜（ｂ）は、本発明の他の実施例である半
導体装置の製造方法を示す半導体基板の要部断面図であ
る。
導体装置の製造方法を示す半導体基板の要部断面図であ
る。
本実施例２は、コンタクトホール９を導電膜１０で孔埋
めする工程までは前記実施例１と同様であるため、以下
、その後の工程のみを説明する。
めする工程までは前記実施例１と同様であるため、以下
、その後の工程のみを説明する。
すなわち、光選択ＣＶＤ法や低温エピタキシャル成長法
などの低温成膜方法を用いてコンタクトホール９の中途
までを導電膜１０で孔埋めした後、エラをングガスに酸
素やオゾンを混合したドライエツチング、すなわちアッ
シング（灰化）によってホトレジスト７を後退させ、開
口部８の径を犬きくする （第２図（ａ）ン。
などの低温成膜方法を用いてコンタクトホール９の中途
までを導電膜１０で孔埋めした後、エラをングガスに酸
素やオゾンを混合したドライエツチング、すなわちアッ
シング（灰化）によってホトレジスト７を後退させ、開
口部８の径を犬きくする （第２図（ａ）ン。
次に、拡大した開口部８から露出している絶縁膜６をエ
ツチングすることにより、実施例１の場合と同じように
、導電膜１０の上方の断面形状がテーバ状をなすコンタ
クトホール９が得られる（第２図（ハ））。
ツチングすることにより、実施例１の場合と同じように
、導電膜１０の上方の断面形状がテーバ状をなすコンタ
クトホール９が得られる（第２図（ハ））。
このように、本実施例２の場合においても、あらかじめ
コンタクトホール９の中途までを導電膜１０を孔埋めし
た後、その上方の絶縁膜６をエツチングするようにした
ので、導電膜１０で孔埋めされた部分の径を開口部８の
径と一致させることができるなど、前述した実施例１の
場合と同様の効果を得ることができる。
コンタクトホール９の中途までを導電膜１０を孔埋めし
た後、その上方の絶縁膜６をエツチングするようにした
ので、導電膜１０で孔埋めされた部分の径を開口部８の
径と一致させることができるなど、前述した実施例１の
場合と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は、前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、実施例１．２では、配線と基板とを接続するた
めのコンタクトホールに適用した場合について説明した
が、上層の配線と下層の配線とを接続するためのコンタ
クトホールに適用することもできる。
めのコンタクトホールに適用した場合について説明した
が、上層の配線と下層の配線とを接続するためのコンタ
クトホールに適用することもできる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、所定の集積回路が形成された基板上の配線間
、または基板と配線との間を接続するためのコンタクト
ホールを形成するに際し、まず、基板の表面に被着形成
されたレジストマスクの寸法通りの径を有するコンタク
トホールを形成した後、コンタクトホールの中途までを
導電膜で孔埋めし、次いで、導電膜よりも上方のコンタ
クトホール径をエツチングで拡大することにより、導電
膜で孔埋めされた部分のコンタクトホール径をレジスト
マスクの寸法と一致させることができるので、断面がテ
ーバ状のコンタクトホールを形成する際の寸法精度を向
上させることができる。
、または基板と配線との間を接続するためのコンタクト
ホールを形成するに際し、まず、基板の表面に被着形成
されたレジストマスクの寸法通りの径を有するコンタク
トホールを形成した後、コンタクトホールの中途までを
導電膜で孔埋めし、次いで、導電膜よりも上方のコンタ
クトホール径をエツチングで拡大することにより、導電
膜で孔埋めされた部分のコンタクトホール径をレジスト
マスクの寸法と一致させることができるので、断面がテ
ーバ状のコンタクトホールを形成する際の寸法精度を向
上させることができる。
第１図（ａ）〜（６）は、本発明の一実施例である半導
体装置の製造方法を示す半導体基板の要部断面図、第２
図（ａ）〜ら）は、本発明の他の実施例である半導体装
置の製造方法を示す半導体基板の要部断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート酸化膜、４・・・ゲート電極、５ａ、５ｂ・
・・拡散層、６・・・絶縁膜、７・・・ホトレジスト、
８・・・開口部、９・・・コンタクトホール、１０・・
・導電膜。 第１図 第１図 第 ２ 図
体装置の製造方法を示す半導体基板の要部断面図、第２
図（ａ）〜ら）は、本発明の他の実施例である半導体装
置の製造方法を示す半導体基板の要部断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート酸化膜、４・・・ゲート電極、５ａ、５ｂ・
・・拡散層、６・・・絶縁膜、７・・・ホトレジスト、
８・・・開口部、９・・・コンタクトホール、１０・・
・導電膜。 第１図 第１図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、所定の集積回路が形成された半導体基板上の配線間
、または前記半導体基板と配線との間を接続するための
コンタクトホールを形成するに際し、前記半導体基板の
表面に被着形成されたレジストマスクの寸法通りの径を
有するコンタクトホールを形成した後、前記コンタクト
ホールの中途までを導電膜で孔埋めし、次いで、前記導
電膜よりも上方のコンタクトホール径をエッチングで拡
大することを特徴とする半導体装置の製造方法。 ２、レジストマスクの耐熱温度よりも低い温度でコンタ
クトホールの孔埋めを行うことを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9550688A JPH01268042A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9550688A JPH01268042A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268042A true JPH01268042A (ja) | 1989-10-25 |
Family
ID=14139478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9550688A Pending JPH01268042A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238609B2 (en) | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
-
1988
- 1988-04-20 JP JP9550688A patent/JPH01268042A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7238609B2 (en) | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
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