JPH0530065B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体装置の製造方法に係り、特に
配線層の構造が２層以上の所謂多層配線構造の半
導体装置の形成方法に関する。

〔従来技術とその問題点〕 従来、多層配線構造の半導体素子や集積回路
は、素子を形成した半導体基板上に、シリコン酸
化膜などの絶縁膜を形成し、前記基板の素子と、
その上の絶縁膜上形成される配線層との接続に必
要な部分の絶縁膜を、写真蝕刻法によつて開孔
し、全面に例えばアルミニウム等の膜を被着し、
写真蝕刻法を用いて、所定のパターンの第１配線
を形成する。

更に、この上にシリコン酸化膜等の絶縁膜を気
相成長等によつて形成した後、更に、その上に形
成される配線層との接続を行なう為、再び写真蝕
刻法を用いて、接続孔を開孔し、全面にアルミニ
ウム等の膜を被着後、所定のパターンを形成し、
第２の配線層とする。

ところが、この様な従来の製造方法において
は、第１配線層によつて生ずる段差等によつて、
第２配線層が段差部の側壁において、薄くなり断
線し易くなつたり、写真蝕刻法で形成した配線パ
ターンが段差部の抵い処で細くなつたり、配線層
の信頼性を落す原因になつている。

この様な点を改善するため、第１配線層上に平
担な絶縁膜を形成し、これによつて第２配線層の
段切れを防ぐという方法が考え出されている。こ
の平担化の一例として、ポリイミド樹脂などの流
動性高分子材料を回転塗布する方法があり、この
平担化は、配線層の信頼性に非常に大きな効果が
ある。

しかし、これによつて配線層の問題は総て解決
したわけではない。それは、第１配線層上の絶縁
膜に、第２配線層との接続孔、所謂スルーホール
を形成するに際し、第１配線層の巾と同じ大きさ
のスルーホールを形成する場合、写真蝕刻法での
マスク合わせのズレによつて、スルーホールの内
側の絶縁膜に深い溝が生じる。第１図は、この状
態図でありａは平面図、ｂは断面図である。ｂに
示すように、スルーホール１０の底部の溝によつ
て第２配線層１１（例えばアルミニウム）が断線
したり、配線層相互の接続の信頼性が著しく低下
する。

この場合、マスクの合わせズレを考慮して、ス
ルーホール１０の大きさを第１配線層３の巾に比
べて充分小さくすれば、前述したスルーホール１
０の底部における溝の発生は防止することができ
るが、例えば、第１配線層３の巾が2.0μmの場
合、スルーホール１０の大きさは、マスク合わせ
ズレを考慮すればどうしても2.0μm以下にする必
要があり、しかもマスク合わせ装置の合わせ精度
は、±0.2〜0.3μmある。これによつて、スルーホ
ール１０は、1.4μm以下でなければならず、配線
層相互の接続の信頼性が低下し、また接触抵抗も
増加し、素子の高速動作に大きな障害を与える。

上記問題を回避するための従来例を第２図に示
す。第１図と同様ａは平面図、ｂは断面図であ
る。第２図に示す様に、第１配線層３の巾をスル
ーホール１０の部分だけを広げ、スルーホール１
０を形成する際、写真蝕刻法でのマスク合わせズ
レが生じても、スルーホール１０が第１配線層３
の巾からズレない様な構造が用いられている。と
ころが前述した様にマスク合わせ装置の合わせ精
度は、±0.2〜0.3μm（こうしよう）あり、この為、
スルーホール１０の部分の第１配線層３の巾は、
片側で0.5μm以上広げている。これによつて、第
１配線層の間融は広がり、配線の占有面積が増大
するとともに、配線層間融が制限される為配線層
及び素子の高密度化が阻害され集積度化をも制限
する。

更に、第２配線層９の高密度化をも制限し、配
線層を多層に形成する程、この影響が大きくな
る。

これらの諸問題に対し、新しい構造が考え出さ
れている。

第３図ａに示すように、第１配線層３を形成し
た後、全面に第１絶縁膜例えば室化硅素膜５を被
着し、更にCF₄／H₂ガスを用いた反応性イオンエ
ツチング法により全面エツチングを行なうと、第
１配線層３の側壁に室化硅素膜５を形成すること
ができる。この後第３図ｂに示すように第２絶縁
膜、例えば二酸硅素膜８を被着し、更にレジスト
９を塗布する。写真蝕刻法によりスルーホール１
０を形成した後、レジスト９をマスクに第２絶縁
膜８をエツチングし、スルーホール１０を開孔す
る。この時のエツチング条件（速度）を第１絶縁
膜＜第２絶縁膜とすれば、たとえ、ｂ図のように
スルーホールがズレて形成されても、エツチング
は第１絶縁膜で止まり、前述した様な溝を作ら
ず、第３図ｃに示すように、段切れのない第２配
線層を形成することができる。

ところが、絶縁膜を配線層側壁に形成するに
は、反応性イオンエツチング法の異方性エツチン
グという特性を逆利用しているわけであるが、必
ずしも理論的（理想的）な形状は得られていな
い。第４図ａに理論的な形を、ｂに実際に得られ
る形を示す。配線層側壁の絶縁膜を利用するとい
う方法において理想的には、ａのように配線層側
壁の絶縁膜の寸法が上も下も同じ巾であることが
望ましい。なぜならこれによつて、見掛上配線層
の巾が広がつたことになるため、スルーホールの
合わせズレを充分補うことができるからである。

ところが、反応性イオンエツチングの条件の最
適化、及びその他の原因によつてこの形を形成す
ることが難しく、ｂに示すような形状になること
が多い。しかしこの形状では、合わせズレが大き
い場合第３図ｂ，ｃのスルーホール下１２の部分
でやはり溝のような形になり、第２配線層を形成
する際、段切れの恐れがあり、完全とは言えな
い。

〔発明の目的〕

本発明の目的は、上記問題を解決し、配線及び
素子の集積度を高め、しかも信頼性の高い微細な
多層配線構造を有する半導体装置の製造方法を提
供することにある。

〔発明の概要〕

本発明は、多層配線構造の半導体装置の製造方
法において、第１配線導体層を形成した半導体基
板上に、第１絶縁膜を被着し、全面に、Ar、Ｐ、
As等の不純物をイオン注入する。

この後全面エツチングを行なうことにより第１
配線層側壁に第１絶縁膜を形成する。その後第２
絶縁膜を被着し、第２絶縁膜のエツチング速度が
第１絶縁膜のエツチング速度に比べて速いエツチ
ング法を用いて、第２絶縁膜の所定領域に接続孔
を形成し、その後第２配線層を形成する方法であ
る。

〔発明の効果〕

本発明によれば、第１配線層の巾と同じ大きさ
又は、それ以上の大きさの接続孔（スルーホー
ル）を形成する場合写真蝕刻法でマスクズレが生
じても、エツチングの条件を変えることにより、
第１絶縁膜はほとんどエツチングされず、第１配
線層表面と第１絶縁膜表面が同じ高さで、しかも
完全に平担化されるため、接続孔での第２配線層
の段切れを防止することが出来、信頼性の高い配
線層を形成することができる。また、接続孔（ス
ルーホール）の大きさに対して、第１配線層の巾
を広くする必要がないので、配線層の微細化が可
能になり、配線層の占有面積が小さくなりまた、
素子の高密度化ができるため、チツプサイズが小
さく、しかも高集積な半導体装置を得ることがで
きる。

〔発明の実施例〕

以下、本発明の具体的実施例について、図面を
用いて説明する。先ず第５図ａに示すようにシリ
コン基板１上に絶縁膜として、例えば膜厚0.5μm
の二酸化硅素膜２を形成し、この上に例えば膜厚
0.8μmのアルミニウム（以下Al）膜３を蒸着し、
更にフオトレジストを塗布し、写真蝕刻法により
フオトレジスト膜４を形成する。

その後、このフオトレジスト膜４をマスクに例
えばBCl₃／Cl₂ガスを用い、反応性イオンエツチ
ング法でAl膜３をエツチングし、第１配線層を
形成する。フオトレジスト膜４除去後ｂに示すよ
うに例えばSiH₄／NH₄系のガスを用いプラズマ
CVD法により、膜厚1.0μmの室化硅素膜５を推積
した後、全面に例えばリン（P⁺）６を１×10¹⁵cm
^-2でイオン注入を行なう。この時深さ方向の注入
量を窒化硅素膜５の膜厚と同じ深さにコントロー
ルすれば、破線７の内側は、イオン注入されな
い。

この状態で、例えばCF₄／H₂ガスを用い反応性
イオンエツチング法で全面エツチングをすると、
イオン注入された室化硅素膜５はエツチング速度
が速くなるので、ｃに示すように第１配線層２の
側壁に上部と下部の巾が等しい室化硅素膜５を形
成することができる。その後ｄに示すように例え
ばSiH₄／O₂ガスを用い、プラズマCVD法により
膜厚1.0μmの二酸化硅素膜８を推積し、更にフオ
トレジストを塗布し、写真蝕刻法によりフオトレ
ジスト膜９を形成し、これをマスクに例えば
CF₄／H₂ガスを用いた反応性イオンエツチング法
により、スルーホール１０を形成する。この場合
図に示すように写真蝕刻時、マスク合わせのズレ
が起きても反応性イオンエツチングの条件を変え
ることにより二酸化硅素膜８と室化硅素膜７との
選択比をコントロールすることができるので、第
１図で説明したような現象を防ぐことができると
ともに、イオン注入後エツチングすることによつ
て第４図ａのように配線層側壁に理想的な形の絶
縁膜を形成することができるので、写真蝕刻時の
マスク合わせズレに充分対応することができる。
なお、上記したエツチング選択比のコントロール
は例えば以下のようにして行うことができる。即
ち、「超LSI技術６、半導体プロセスその２、半
導体研究19（西沢潤一 編、財団法人 半導体研
究振興会 工業調査会 発行）第232頁乃至第233
頁、図８，１０」に示されるように、CF₄21cc／
min、H₂ 12cc／min圧力１×10^-2Tor、
RFpower150Wの条件で、N₂を０〜2cc／minの
流量で添加すると、二酸化硅素膜８のエツチング
速度が室化硅素膜７のエツチング速度に比べて速
くなるようにエツチング速度をコントロールする
ことができる。この後、フオトレジスト膜９を除
去し、ｅに示すように、第２配線層として例えば
Al膜１１を蒸着し加工形成する。

このようにして形成された第２配線層は、第５
図ｅからもわかるようにスルーホール形成時、写
真蝕刻法のマスク合わせズレが起きても、反応性
イオンエツチング法の条件を変えることにより、
エツチングを室化硅素膜の部分が現われたところ
で止めることができ、第１図で説明したようなス
ルーホール底部に発生する段差（溝）を防止する
ことができる。しかも第１配線層側壁に形成され
た室化硅素膜は、イオン注入とエツチングを組み
あわせることによつて第４図ａのように理想的な
形に形成することができるので、従来の方法（第
４図ｂよりもマスクズレに対する効果が大きく第
２図で説明したようなマスク合わせのズレを考慮
し、スルーホールＦの配線層の巾を広げるという
構造をとらなくてもよく、従来問題とされていた
配線層の間融を小さくすることができ、素子の高
密度化、高集積化を実現することができる。

尚、上記実施例では、第１配線層側壁に第１絶
縁膜を形成する際、イオン注入ではP⁺（リン）を
注入したがその他O₂、N₂、Ar、As、Ｂ等を注入
しても、エツチングでは、CF₄／H₂ガスを用いた
反応性イオンエツチング法を採用したが、その他
の異方性エツチング法や、プラズマエツチング等
の等方性エツチング法を用いても第４図ａのよう
に理想的な形の絶縁膜を形成することができる。

また、上記実施例では配線材料にアルミニウム
を用いたが、他の材料、例えばモリブデン、タン
グスデン、タンタルチタン、白金及び前記硅化
物、多結晶シリコンに対しても本発明が適用でき
る。更に実施例では、配線層を２層に設けた場合
について説明したが、３層以上の配線層を設けた
多層配線も、上記実施例で述べた方法をくり返し
て行なうことにより実現することができる。

【図面の簡単な説明】

第１図及び第２図は、従来の多層配線技術にお
ける問題及びその対策を各々説明する為の断面
図、第３図は、新しい多層配線技術を説明する為
の工程断面図、第４図は、第３図で説明された方
法による室化硅素膜パターンの理想的形状及び実
際の形状を示す断面図、第５図は、本発明に係る
半導体装置の製造方法の一実施例を示す工程断面
図である。 １……シリコン基板、２……二酸化硅素膜、３
……第１配線層（Al）、４……フオトレジスト
膜、５……室化硅素膜、７……イオン注入されな
い室化硅素膜、８……二酸化硅素膜、９……フオ
トレジスト膜、１０……スルーホール、１１……
第２配線層（Al）。

Claims (1)

1. 【特許請求の範囲】 １ 第１の配線層が形成された半導体基板におい
   て、この第１の配線層上に、第１の絶縁膜を形成
   した後、全面に不純物をイオン注入する工程と、
   前記不純物をイオン注入した第１の絶縁膜の全面
   をエツチングすることによつて、第１の配線層側
   面に第１の絶縁膜を残存せしめる工程と、この全
   面に第２の絶縁膜を形成する工程と、第２絶縁膜
   のエツチング速度が第１絶縁膜のエツチング速度
   に比べて速いエツチング法を用いて第２絶縁膜の
   所定領域に配線接続孔を形成する工程と、この後
   第２の配線層を形成する工程とを備えたことを特
   徴とする半導体装置の製造方法。 ２ 第１絶縁膜の全面にイオン注入される不純物
   がO₂、N₂、Ar、Ｐ、AsもしくはＢであることを
   特徴とする前記特許請求の範囲第１項記載の半導
   体装置の製造方法。 ３ 第１配線導体層の巾と同じ、またはそれより
   大きい配線接続孔を形成することを特徴とする前
   記特許請求の範囲第１項記載の半導体装置の製造
   方法。