JPH01268067A - 半導体装置及びその応用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高耐圧な半導体装置に関する。

〔従来の技術〕

第２図（ａ）および第２図（ｂ）に、特開昭５８−１２
８７７３号公報で論じられている。従来の高周波用ガリ
ウムヒ素ショットキ型電界効果トランジスタ（ＧａＡｓ
ＭＥＳＦＥＴ）の素子断面及び、上からみた形状を示す
、このＭＥＳＦＥＴは、半絶縁性半導体基板上に半絶縁
層２５．能動層２４をエピタキシャル結晶成長により形
成し、オーミック性のソース電極２１、ドレイン電極２
２．及びショツトキー性のゲート電極２３を設け、さら
に、ゲート電極２３とドレイン電極２２の間に、溝２６
を設けたものである。

Ｆｌｊ２６は、化学的に除去されたもので９例えば。

エツチング液、もしくは、イオンミリング、スパッタリ
ング等の方法により形成されている。

溝２６下部の能動層２４の厚みは、ゲート金属２３下部
の能動層２４の厚みより酵＜シであるため、ゲートバイ
アスを浅くした時、ドレイン電圧の大部分が、溝２６の
両端にかかる。そのため、ゲート金属２３のドレイン側
端に高電界が生じない、したがって、溝２６の形成は、
ゲート金属２３のショットキー特性の劣化を防ぐ作用が
あり。

かつ、ドレイン耐圧の高耐圧化に寄与していた。

〔発明が解決しようとする課題〕

上記従来技術において、第２図（ａ）（ｂ）に示した構
造の素子では、ゲート長を０．５μｍ以下にした場合、
相互コンダクタンスｇｍの劣化が生じるという問題があ
った。なぜなら、溝２６が、ゲート金属２３のドレイン
端近傍に形成されているため、ゲートバイアスが浅い動
作時において。

空乏層形状が、あたかもゲート長を長くするかのように
振るまう、いわゆる、長ゲート長効果が生じ、ゲート長
の短縮化によるｇｌＩの増大化が打ち消されてしまうた
めである。なお、長ゲート長効果については、電子通信
学会電子デバイス研究会技術報告ＥＤ８６−１４２．ｐ
、１４２（１９８７）に論じられている。

本発明の目的は、短ゲート長素子においても。

ｇｌＩの劣化のない、ショットキー特性の劣化のない、
かつ、ドレイン耐圧の高い、ショットキー型電界効果ト
ランジスタを提供することにある−〔課題を解決するた
めの手段〕 上記目的は、ゲート金属２３と溝２６の間に。

半導体層１１層（キャップ層）を設けかつ、溝の下の半
導体層すなわち能動層もしくは２次元状担体形成層の断
面積をゲート下の半導体層の断面積より小さくすること
により達成できる。

また、上記溝部の半導体層の断面積をゲート部の半導体
層の断面積より小さく形成するには溝部の半導体層の幅
と厚さの一方または両方を小さく形成すれば良い６例え
ば、溝の深さをキャップ層の厚さと同じにし、即ち、ゲ
ート金属の下部の能動層の厚さと、溝の下部の能動層の
厚さを同じにした場合は、溝部の幅（電流が流れる方向
と垂直な方向の溝部下部の導電層の幅）をゲート部の幅
より小さくすることによって上記目的を達成することが
可能となる。

〔作用〕

第１図（ａ）に示されるように、ゲート金属と溝の間の
キャップ層により、ゲート金属のドレイン端近傍の空乏
層形状４２が、ゲートバイアスの浅い時でもゲート長と
同程度の幅をもつ形状となり、長ゲート効果を起こさず
、ｇｘａの劣化を防止する。

また、溝を形成してドレイン電流路の断面積をきい時に
は、ドレイン電圧の大部分は、溝部にかかり、ドレイン
耐圧を向上させる。

〔実施例〕

実施例１゜ 本発明の実施例１のＧａＡｓＭＥＳＦＥＴを第１図（ａ
）および第１図（ｂ）により説明する。まず、半絶縁性
Ｇ　ａ　Ａ　ｓ基板１０上に１分子線エピタキシー（Ｍ
ＢＥ）法もしくは有機金属気相成長（ｓｏｃｖｏ）法に
より、半絶縁性もしくはｐ−型バッファ層１８（ＧａＡ
ｓ、厚さ；　５０００人）、能動層１７（ｎ型ＧａＡｓ
、厚さ；　１０００人、Ｓｉ不純物濃度；４Ｘ１０エフ
ｆｆ１−８）　、キャップ層１６（ｎ型ＧａＡｓ、厚さ
；　１６００人、Ｓｉ不純物濃度；３Ｘ１０”ｅｌｌ″
″８）を順次成長させる。上記の如く作製された、エピ
タキシャル結晶を用いて、以下のような製造プロセスを
行なう。

パターン形成は、ホトリソグラフィーにより行なうが、
電子線直接描画技術を用いてもよい。

まず、アイソレーションのためのメサエッチングを行い
、ＳｉＯｘ膜を４０００人形成する１次に、ソース電極
１１．ドレイン電極１２をＡ　ｕ　Ｇ　ｅ（Ｇ　ｅ　ｗ
　ｔ％；８％、厚さ；６００人）／Ｎｉ（厚さ；２ｏＯ
人）／Ａｕ（厚さ；　２０００人）を用いて、リフトオ
フ法により形成し、アロイ温度４００℃、２分の条件に
て、熱処理をする。

次に、溝１５を作製する０作り方は、まず、パターン形
成ののち、５ｉｆｔ膜１９をＨＦ系エツにＧａＡｓのキ
ャップ層１６、能動層１７をリン酸系エツチング液、も
しくは、ＣＣＱｚＦｘ、系ドライエツチング法により、
エツチングし、溝１５ができ上がる。溝の深さは、能動
層１７が４００人程魔人るようにした。

なお、溝は、ゲート電極と同様にメサ幅よりも広い幅に
なるようにした。したがって、溝は、バッファ層１８部
にも作られるが、この部分の溝は本質的な意味はない。

次に、ゲート電極１３の形成は、レジストパターン形成
し、キャップ層１６をリセスエッチングした後ＡＱ（厚
さ二０．５μｍ）を蒸着し、リフトオフ法により行なう
、リセスエッチングの深さは、キャップ層１６の厚さと
同じかもしくは、少し深めにする（１６００〜１８００
人）。

以上の方法で、電界効果トランジスタを作製した結果、
最大相互コンダクタンスｇ、として２００ｍ５／■が得
られ、かつ、ゲートバイアスがＯｖ近傍においてもｇ、
の劣化は見られなかった。

また１本実施例では、キャップ層の濃度が能動層のもの
より大きいものを用いたが、能動層と同じ濃度のもので
もかまわない、即ち、原理的に。

表面空乏層がキャップ層内に形成されるようにし、能動
層内まで伸びてこなければよい６例えば、本実施例では
キャップ層１６の厚さは１６００″”Ａであるから、３
　Ｘ　１０１Ｂｃｍ−”程度以上あれば、上記条件を満
たす、但し、ソース抵抗低減化のためには、通常、能動
層の濃度と同じか、より大きなものを用いるべきである
。

また、本実施例では、溝の深さが次の式を満たすように
することを設計基準とした。

有効に作動させたいゲート電圧の上限をＶａｏとすると
（Ｖｔｈ＜Ｖｏ＜Ｖａｏ）、 ｎｓ（Ｖａ）Ｗａ＜ｎｓ（Ｖａｏ）Ｗａ＝ｎｓ　（溝部
）　Ｗｕａ但し、ｎｓ　（Ｖｏ）はゲート電圧がＶａの
時のゲート直下のキャリアの面密度であり、ｎｓ（溝部
）は、溝１５の直下のキャリアの面密度である。

また、Ｗａ、ｗｕＧは、ゲート部、溝部の幅であり、本
実施例では同じであり、ｎ　５（Ｖａｏ）　＝　ｎ　ａ
（溝部）となるように設計した。なお、Ｖａｏ＝−０，
３Ｖに設定した。

実施例、２゜ 本発明の実施例２のＧａＡｓＭＥＳＦＥＴを第３図（ａ
）および第３図（ｂ）により説明する０本実施例は。

実施例１と作製プロセスはほとんど同じであるため、異
なるところのみ詳説する。

結晶作製後、アイソレーションのため、メサエッチング
を行なう、第３図（ｂ）の平面図に示した様に、ゲート
電極１３とドレイン電極１２の間にゲート電極直下のメ
サ幅Ｗａ４３（２００μｍ）に比べ、溝部のメサ幅Ｗｕ
ａ　４４　（１２０μｍ）を狭くした。ソース・ドレイ
ン電極形成後、狭い幅の溝１５′を形成する。エツチン
グ方法は、実施例１と同じである。実施例１と異なるの
は、エツチングの深さであり、本実施例では、エツチン
グをキャップ層１６のみとし、能動Ｍ４１６はエツチン
グしない。

ゲート形成は、実施例１と同様であり、キャップ層１６
のみリセスエッチングしたのち、ゲート電極１３をリフ
トオフ法により形成する。その際、以下の式に従かうよ
うに設計した。

ｎｓ（Ｖｏ）Ｗａ＜ｎｓ（Ｖｏｏ）Ｗａ＝＋ｎｓ（溝部
）　Ｗ　ｕａこの式は、実施例１と同じであるが、本実
施例では、Ｗａ＞Ｗｕａとなっている。即ち。

Ｗ　ｕｏ　＝αＷａ　　（０＜α＜１）であり１本実施
例の場合、α＝０．６である。

なお、ｎｓ　（Ｖｏｏ）　＝　ａ　ｎｓ　（溝部）を満
たすように、Ｖａｏが決定される。今あ場合、Ｖａｏ＝
−０，４Ｖとなる。

もし、ゲート部リセスエッチングを能動［１６の一部（
２００人程魔人も含めて行なった場合。

しきい電圧は＋側に＋０．５ｖ程麿シフトする。

その際Ｖａｏ＝ＯＶ程度になる。

このように、溝部の幅４４と、ゲート部の幅４３の比α
と、ゲート部のりセスエッチ量、また。

溝部のエツチング量、これらの諸量をパラメータとして
、所望の特性の素子を作製することが可能である。また
、溝部の幅Ｗｕｏを、溝部の真下のキャリアシート濃度
、ｎｓ（溝部）、を決めると、本素子の最大ドレイン電
流が決まり、ゲート電圧によらない一定の電流を得るこ
とが可能である。

実施例３゜ 実施例１及び２では、　ＧａＡｓＭＥＳＦＥＴを例とし
て説明した０本実施例では、ＡＱＧａＡｓ／ＧａＡｓヘ
テロ接合素子、２０ＲＧＦＨＴ　（２次元電子ガス電界
効果トランジスタ）、を例にとり第４図（ａ）〜第４図
（ｄ）を用いて説明する。

まず、半絶縁性Ｇ　ａ　Ａ　ｓ基板５１上に、ＭＢＥま
たはＭＯＣＶＤ法により、アンドープもしくはＰ−型Ｇ
ａＡｓ５２（厚さ；　５０００人）、アンドープＡ　Ｑ
　ｏ、ａＧ　ａ　Ｏ，７Ａ　ｓ　５３　　（厚さ、２０
人）。

ｎ　−Ａ　Ｉｔ　ｏ、ａＧ　ａ　０．７Ａ　ｓ　５４　
（厚さ；４００人。

Ｓｉ不純物濃度；　１．６　Ｘ　１０”ｃｍ″″ａ）　
、　、＋−ＧａＡｓ５５　（厚さ：１６００人Ｈ８１不
純物濃度；　ｓ　ｘ　１０”ｍ−’）を順次エビタキシ
ル成長する。

素子作製プロセスは、実施例２とほとんど同じであるの
で、異なる部分のみ詳述する。

メサ形成、ソース１４５６．ドレイン電極５７形成のの
ち、溝５８を形成する。その溝５８を形成する際、エツ
チング法として、ＣＣＱｘＦｘ系ＲＩＥによるＧ　ａ　
Ａ　ｓ　／　Ａ　Ｑ　Ｇ　ａ　Ａ　ｓ選択的ドライエツ
チング法を用いた。この方法により、溝５８の深さは制
御性よく行なうことができた。ゲート形成においても、
実施例２と同様にリアトオフ法を用いたが、ゲートリセ
スエツチングとして、溝５８の形成と同様に、選択的ド
ライエツチング法により行なった。

作製した素子（ゲート幅：２００μｍ、ゲート長；０．
４μｍ、溝幅；１００μｍ）の性能は、第５図（ｃ）（
ｄ）に示すように、相互コンダクタンスｇ１は２５０　
ｍ　Ｓ　／　ｗｓ　、ドレイン電流はゲート電圧、Ｖａ
＝Ｏ〜−０，５Ｖ（７）領域ニテ２０　ｍ　Ａと一定と
なった。１０ｍＡ程度の電流を流している条件のもとで
、ドレイン電圧を７Ｖ以上にしても、ブレークダウンを
起こさず、ドレイン電圧２〜７ｖでのドレインコンダク
タンスｇ−は１〜２ｍＳと小さくできた。

実施例４゜ 本発明実施例１〜３により作製された素子を実際の回路
に組み込んだ例について第４図（ａ）〜第４図（ｄ）、
第５図（ａ）及び第５図（ｂ）を用いて、説明する。

本発明の半導体装置の特性の特徴は、第４図いてドレイ
ン電流がほとんど変化しない点である。

また、そのドレイン電流の最大値は、溝５８と溝部のメ
サ幅４４により、一意的に決まり、下記の°ように表わ
される。

Ｉｏｇ（＋＊ａｘ）＝　ｑ　ｖｓＷｕｚｎｓ（溝部）こ
こで、ｑは電子の電荷量、ｖｓは電子の飽和速度、Ｗｕ
ｇは溝部のメサ幅、ｎｇ（溝部）は。

ＭＥＳＦＥＴの場合には、能動層のキャリア面密度、２
０Ｆ、ＧＦＥＴの場合には、ヘテロ界面に形成される２
次元電子ガス及びｎ　−Ａ　Ｑ　ＧａＡｓ層５４内の中
性領域における若干のキャリアである。ここで。

Ｉｎ５（■ａｘ）は、溝の形成の仕方のみにより決まり
、ゲート部とは無関係に与えられる。言い換れば、ＦＥ
ＴのＶｔｈとは独立にＩ　Ｄｓ（ｗａｘ）が与えられる
。

また、ソース・ドレイン間に、高電圧を印加した時、ド
レイン電流が大きな条件（浅いゲートバイアス）のもと
では、溝の両端に大部分の電圧がかかり、ゲート電極近
傍には強い電場が生じない構造となっている。したがっ
て、パルス的に高電圧がソース・ドレイン間、もしくは
、ゲート・ドレイン間に印加された場合も、ゲートのシ
ョットキー接合部の特性劣化は生じない。

上記の特性を利用した回路として、第５図（ａ）に示さ
れるように、定電流回路として用いることが可能である
。ソースとゲートをショートさせる回路にしである。従
来の素子の場合、しきい電圧Ｖｃｈと電流の関係は下記
のようになっていた。

Ｉｏｓ＝Ｋ　・（Ｖｏ−Ｖｔｈ）”　　（Ｋ　：比例定
数）そのため、しきい電圧Ｖｔｈの制御性いかんにより
。

Ｉｎｓの値が定まっていて、Ｉｎｓは通常±４０％の変
動が見込まれていた。

本発明の素子を用いれば、しきい電圧Ｖ　ｔ　ｈに無関
係にＩ　ｎｓ（＋ｍａｘ）が定まるため、非常に制御性
がよく、±１０％の範囲でＩｎｓのコントロールが可能
となった。

また、第５図（ｂ）に示すように１本発明の素子を入力
部に用いて、入力保護回路として用いることが可能であ
る。入力部に大電流の信号が流れようとした時、本発明
の素子を入力部に設けた場合には、その素子のソース・
ドレインの端子間に、その信号の電圧の大部分がかかる
。そのため１次段の素子には、高電圧がかからず、大電
流も流れない。

〔発明の効果〕

本発明によれば、０．５μｍ以下のゲート長を有する電
界効果トランジスタにおいて、相互コンダクタンスの劣
化のない、ショットキ特性の劣化のない、高耐圧な素子
が実現可能である。したがって、高出力高周波用トラン
ジスタ、その他の高耐圧が要求されるトランジスタに応
用できる。また特定のゲートバイアス領域において、ゲ
ートバイアスによらず、一定の電流を流す機能をもつた
め、定電流回路としての応用、例えば、カレントソース
、または入力保護回路等に利用し得る。

【図面の簡単な説明】

第１図ｍ（ａ）（ｂ）は、各々本発明の実施例１のＧａ
ＡｓＭＥＳＦＥＴの断面図及び平面図、第２図（ａ）（
ｂ）は各々従来のＧａＡｓＭＥＳＦＥＴの断面図及び平
面図、第３図（ａ）、（ｂ）は各々本発明の実１２のＧ
ａＡｓＭＦ！５ＦＥＴの断面図及び平面図、第４図（ａ
）（ｂ）は各々本発明の実施例３の２　ＤＥＧＦＥＴの
断面図及び平面図、第４＠Ｃｃ、）　　（ｄ）は実施例
３の２０ＥＧＦＥＴの特性図、第５図（ａ）（ｂ）は１
本発明の半導体装置を用いた応用回路の例を示す図であ
る。 １１・・・ソース電極、１２・・・ドレイン電極、１３
・・・ゲート電極、１４・・・ゲート、溝間キャップ層
、１５・・・溝、５８・・・狭い幅の溝。

Claims (1)

1. 【特許請求の範囲】 １、半絶縁性半導体基板上に能動層もしくは２次元状担
   体形成層から成る半導体層を備え、ソース、ゲート、ド
   レインを具備した電界効果トランジスタにおいて、ゲー
   ト・ドレイン間に溝を有し、上記半導体層の厚さは上記
   ゲートと上記溝の間の方が上記ゲート部より大きく、か
   つ、上記半導体層のドレイン電流方向の断面積は上記溝
   部の方が上記ゲート部より小さいことを特徴とする半導
   体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   上記半導体層の幅は上記溝部と上記ゲート部において同
   じであり、かつ、上記半導体層の厚さは上記溝部の方が
   上記ゲート部より小さいことを特徴とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
   上記半導体層の幅は上記溝部の方が上記ゲート部より小
   さく、かつ、上記半導体層の厚さは上記溝部と上記ゲー
   ト部において同じであることを特徴とする半導体装置。 ４、上記半導体層は低抵抗の半導体キャップ層を最上層
   に有することを特徴とする特許請求の範囲第２項又は第
   ３項記載の半導体装置。 ５、特許請求の範囲第１項〜第４項のいずれかに記載の
   半導体装置を用いて定電流回路を構成したことを特徴と
   する応用回路。 ６、特許請求の範囲第１項〜第４項のいずれかに記載の
   半導体装置を用いて入力保護回路を構成したことを特徴
   とする応用回路。