JPS6357949B2 - - Google Patents
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- JPS6357949B2 JPS6357949B2 JP57210139A JP21013982A JPS6357949B2 JP S6357949 B2 JPS6357949 B2 JP S6357949B2 JP 57210139 A JP57210139 A JP 57210139A JP 21013982 A JP21013982 A JP 21013982A JP S6357949 B2 JPS6357949 B2 JP S6357949B2
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- JP
- Japan
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- layer
- semiconductor
- inp
- electron
- indium
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置、特に室温において高い速
度をもつて動作し、しかも安定した特性を有する
ヘテロ接合型電界効果トランジスタに関する。
度をもつて動作し、しかも安定した特性を有する
ヘテロ接合型電界効果トランジスタに関する。
(b) 技術の背景
情報処理装置などの能力及びコストパフオーマ
ンスの一層の向上を志向して、半導体装置の高速
化、低消費電力化及び高集積化が推進されてお
り、キヤリア移動度がシリコン（Si）より遥に大
きいガリウム・砒素（GaAs）などの化合物半導
体を用いる半導体装置が多数提案されている。
ンスの一層の向上を志向して、半導体装置の高速
化、低消費電力化及び高集積化が推進されてお
り、キヤリア移動度がシリコン（Si）より遥に大
きいガリウム・砒素（GaAs）などの化合物半導
体を用いる半導体装置が多数提案されている。
従来の構造のSiもしくはGaAs等の半導体装置
においては、キヤリアは不純物イオンが存在して
いる空間を移動する。この移動に際してキヤリア
は格子振動および不純物イオンによつて散乱を受
けるが、格子振動による散乱の確率を小さくする
ために温度を低下させると、不純物イオンによる
散乱の確率が大きくなつて、キヤリアの移動度が
これによつて制限される。
においては、キヤリアは不純物イオンが存在して
いる空間を移動する。この移動に際してキヤリア
は格子振動および不純物イオンによつて散乱を受
けるが、格子振動による散乱の確率を小さくする
ために温度を低下させると、不純物イオンによる
散乱の確率が大きくなつて、キヤリアの移動度が
これによつて制限される。
この不純物散乱効果を排除するために、不純物
が添加される領域とキヤリアが移動する領域とを
ヘテロ接合界面によつて空間的に分離して、特に
低温におけるキヤリアの移動度を増大せしめた半
導体装置にヘテロ接合型電界効果トランジスタ
（以下ヘテロ接合型FETと略称する）がある。
が添加される領域とキヤリアが移動する領域とを
ヘテロ接合界面によつて空間的に分離して、特に
低温におけるキヤリアの移動度を増大せしめた半
導体装置にヘテロ接合型電界効果トランジスタ
（以下ヘテロ接合型FETと略称する）がある。
ヘテロ接合型FETにおいては、ノンドープの
半導体層と、これにより電子親和力が小で不純物
を含む電子供給層との間にヘテロ接合界面が形成
され、ノンドープの半導体層のヘテロ接合界面近
傍に形成される電子蓄積層（２次元電子ガス）が
ソース電極とドレイン電極との間に伝導路に含ま
れて、電子蓄積層の電子面濃度をゲート電極に印
加される電圧によつて制御することによつて、前
記伝導路のインピーダンス制御が行なわれる。
半導体層と、これにより電子親和力が小で不純物
を含む電子供給層との間にヘテロ接合界面が形成
され、ノンドープの半導体層のヘテロ接合界面近
傍に形成される電子蓄積層（２次元電子ガス）が
ソース電極とドレイン電極との間に伝導路に含ま
れて、電子蓄積層の電子面濃度をゲート電極に印
加される電圧によつて制御することによつて、前
記伝導路のインピーダンス制御が行なわれる。
(c) 従来技術と問題点
ヘテロ接合型FETを構成する材料として現在
主流をなしている半導体は、電子蓄積層を生ずる
半導体層をガリウム・砒素（GaAs）によつて、
電子供給層をアルミニウム・ガリウム・砒素
（AlGaAs）によつて形成するGaAs／AlGaAs系
半導体である。
主流をなしている半導体は、電子蓄積層を生ずる
半導体層をガリウム・砒素（GaAs）によつて、
電子供給層をアルミニウム・ガリウム・砒素
（AlGaAs）によつて形成するGaAs／AlGaAs系
半導体である。
これに対してガリウム・インジウム・砒素
（Ga0.47In0.53As）を電子蓄積層に用いるならば、
GaAs等に比較して電子移動度を特に室温におい
て非常に大きくすることができてヘテロ接合型
FETを一層高速比することが可能になる。また
この場合にインジウム・燐（InP）は電子供給層
に適切な材料である。
（Ga0.47In0.53As）を電子蓄積層に用いるならば、
GaAs等に比較して電子移動度を特に室温におい
て非常に大きくすることができてヘテロ接合型
FETを一層高速比することが可能になる。また
この場合にインジウム・燐（InP）は電子供給層
に適切な材料である。
しかしながら、ヘテロ接合型FETに関して従
来最も普通に行なわれているシヨツトキ接合形ゲ
ート構造を、InP半導体層に設けた場合には、シ
ヨツトバリアの降状電圧が小さいために、ゲート
に印加する入力信号電圧が著しく制限されてトラ
ンジスタ動作を充分に行なわせることができず、
更に逆方向リーク電流が大きいという問題を生ず
る。
来最も普通に行なわれているシヨツトキ接合形ゲ
ート構造を、InP半導体層に設けた場合には、シ
ヨツトバリアの降状電圧が小さいために、ゲート
に印加する入力信号電圧が著しく制限されてトラ
ンジスタ動作を充分に行なわせることができず、
更に逆方向リーク電流が大きいという問題を生ず
る。
この問題に対処するために既にいくつかの提案
がなされている。その一つにInP電子供給層に接
する絶縁膜を介してゲート電極を設ける絶縁ゲー
ト型構造がある。InPはIn空位による表面準位が
伝導帯の下端近傍に生じるのでこの絶縁ゲート型
構造が可能であるが、この表面準位における充放
電によつて電子供給層と電子蓄積層との間の界面
電位が変動してFETの動作が不安定としている。
がなされている。その一つにInP電子供給層に接
する絶縁膜を介してゲート電極を設ける絶縁ゲー
ト型構造がある。InPはIn空位による表面準位が
伝導帯の下端近傍に生じるのでこの絶縁ゲート型
構造が可能であるが、この表面準位における充放
電によつて電子供給層と電子蓄積層との間の界面
電位が変動してFETの動作が不安定としている。
また本発明者が先に特願昭57−115112号によつ
て提案した方法がある。該発明はn+型InP電子供
給層上にｐ型InPよりなる層を設けてこのｐ型
InP層上にゲート電極を設けるｐ−ｎ接合型ゲー
ト構造のヘテロ接合型FETを提供するものであ
る。この構造においては絶縁物を介在しないため
に前記の表面準位が発生することなく、またリー
ク電流の発生も判なわず電子供給層と電子蓄積層
との間の界面準位を安定に制御することができ
る。
て提案した方法がある。該発明はn+型InP電子供
給層上にｐ型InPよりなる層を設けてこのｐ型
InP層上にゲート電極を設けるｐ−ｎ接合型ゲー
ト構造のヘテロ接合型FETを提供するものであ
る。この構造においては絶縁物を介在しないため
に前記の表面準位が発生することなく、またリー
ク電流の発生も判なわず電子供給層と電子蓄積層
との間の界面準位を安定に制御することができ
る。
しかしながら該発明において、ｐ型InP層の不
純物濃度を１×1019〔cm-3〕程度まで高めなけれ
ばトランスコンダクタンスgmが充分に得られず、
不純物濃度をこの値まで高めることは現在容易で
はない。
純物濃度を１×1019〔cm-3〕程度まで高めなけれ
ばトランスコンダクタンスgmが充分に得られず、
不純物濃度をこの値まで高めることは現在容易で
はない。
更にGa0.47In0.53Asを電子蓄積層に用いて、
電子供給層をInP以外の材料によつて形成する構
造が既に知られている。すなわちInP結晶に格子
整合が可能なアルミニウム・インジウム・砒素化
合物（Al0.48In0.52As）によつて電子供給層を形
成し、シヨツトキ接合形ゲートを設けてヘテロ接
合型FETを構成する方法がある。
電子供給層をInP以外の材料によつて形成する構
造が既に知られている。すなわちInP結晶に格子
整合が可能なアルミニウム・インジウム・砒素化
合物（Al0.48In0.52As）によつて電子供給層を形
成し、シヨツトキ接合形ゲートを設けてヘテロ接
合型FETを構成する方法がある。
しかしながらアルミニウム（Al）を含んだ化
合物半導体ではドナー準位が深く、電子供給層が
これによつて形成されている場合は電子蓄積層の
２次元電子ガスのゲート電位の変調に対する追随
に位相遅れを生ずる。またこのドナー準位はしば
しばDxセンターと呼ばれるものであつて、電子
の捕獲放出の活性化エネルギーが大きく例えば低
温77〔Ｋ〕で使用する場合には凍結状態となり、
凍結前の履歴によつて低温時の動作状態が変化す
る問題がある。
合物半導体ではドナー準位が深く、電子供給層が
これによつて形成されている場合は電子蓄積層の
２次元電子ガスのゲート電位の変調に対する追随
に位相遅れを生ずる。またこのドナー準位はしば
しばDxセンターと呼ばれるものであつて、電子
の捕獲放出の活性化エネルギーが大きく例えば低
温77〔Ｋ〕で使用する場合には凍結状態となり、
凍結前の履歴によつて低温時の動作状態が変化す
る問題がある。
更にこのAl0.48In0.52As層にオーミツク接触電
極を形成することは極めて困難であつて、例えば
Al0.48In0.52As電子供給層上にGa0.47In0.53As層
を設けるなどの方法が必要とされる。
極を形成することは極めて困難であつて、例えば
Al0.48In0.52As電子供給層上にGa0.47In0.53As層
を設けるなどの方法が必要とされる。
(d) 発明の目的
本発明は、電子蓄積層がGa0.47In0.53As層に
形成され、かつ安定した特性を有するヘテロ接合
型FET、特にそのゲート構造を提供することを
目的とする。
形成され、かつ安定した特性を有するヘテロ接合
型FET、特にそのゲート構造を提供することを
目的とする。
(e) 発明の構成
本発明の前記目的は、インジウム・燐化合物
（InP）よりなる半導体基板と、該基板に格子整
合するノンドープのガリウム・インジウム・砒素
化合物（Ga0.47In0.53As）よりなる半導体チヤン
ネル層と、該半導体チヤンネル層に対して電子蓄
積層を生成させるインジウム・燐化合物（InP）
よりなる半導体電子供給層と、該半導体電子供給
層に接するアルミニウム・インジウム・砒素化合
物（Al0.48In0.52As）又はアルミニウム・ガリウ
ム・インジウム・砒素（AlXGaYIn1-X-YAs）より
なる半導体層、該半導体層に接するシヨツトキー
ゲート電極と、前記半導体電子供給層に接するソ
ース・ドレイン電極とを含んでなる半導体装置に
より達成される。
（InP）よりなる半導体基板と、該基板に格子整
合するノンドープのガリウム・インジウム・砒素
化合物（Ga0.47In0.53As）よりなる半導体チヤン
ネル層と、該半導体チヤンネル層に対して電子蓄
積層を生成させるインジウム・燐化合物（InP）
よりなる半導体電子供給層と、該半導体電子供給
層に接するアルミニウム・インジウム・砒素化合
物（Al0.48In0.52As）又はアルミニウム・ガリウ
ム・インジウム・砒素（AlXGaYIn1-X-YAs）より
なる半導体層、該半導体層に接するシヨツトキー
ゲート電極と、前記半導体電子供給層に接するソ
ース・ドレイン電極とを含んでなる半導体装置に
より達成される。
(f) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第１図ａ乃至ｃは本発明の実施例を、その主要
製造工程において示す断面図であり、以下製造工
程に従つて説明する。
製造工程において示す断面図であり、以下製造工
程に従つて説明する。
第１図ａ参照。
例えば鉄（Fe）がドープされた半絶縁性InP基
板１上に、ノンドープのGa0.47In0.53As層２を
厚さ例えば500〔ｎｍ〕程度に、例えばシリコン
（Si）を１×1017〔cm-3〕程度にドープしたｎ型
InP層３を厚さ例えば50乃至100〔ｎｍ〕程度に、
Al0.48In0.52As層４を厚さ例えば４〔ｎｍ〕程度
に順次エピタキシヤル成長させる。
Al0.48In0.52As層４はノンドープでよいが、成長
層が効果的にｐ型又はｎ型の何れであつてもよ
く、また意図的にｐ、ｎ何れかにドープしてもよ
い。なお５は電子蓄積層である。
板１上に、ノンドープのGa0.47In0.53As層２を
厚さ例えば500〔ｎｍ〕程度に、例えばシリコン
（Si）を１×1017〔cm-3〕程度にドープしたｎ型
InP層３を厚さ例えば50乃至100〔ｎｍ〕程度に、
Al0.48In0.52As層４を厚さ例えば４〔ｎｍ〕程度
に順次エピタキシヤル成長させる。
Al0.48In0.52As層４はノンドープでよいが、成長
層が効果的にｐ型又はｎ型の何れであつてもよ
く、また意図的にｐ、ｎ何れかにドープしてもよ
い。なお５は電子蓄積層である。
エピタキシヤル成長例えば有機金属熱分解気相
成長方法（MOCVD法）、塩化物系気相成長方法
など任意の方法で実施してよい。
成長方法（MOCVD法）、塩化物系気相成長方法
など任意の方法で実施してよい。
第１図ｂ参照。
次いでAl0.48In0.52As層４のゲート領域のみを
残す選択的エツチングを行なう、この選択的エツ
チングは本実施例においては弗酸（HF）：硝酸
（HNO3）＝１：１の混合液を用いて室温で撹拌し
ながら約10秒間実施している。この組成の液では
InP層はエツチングされないのでAl0.48In0.52As
層のみをとり去ることが可能である。
残す選択的エツチングを行なう、この選択的エツ
チングは本実施例においては弗酸（HF）：硝酸
（HNO3）＝１：１の混合液を用いて室温で撹拌し
ながら約10秒間実施している。この組成の液では
InP層はエツチングされないのでAl0.48In0.52As
層のみをとり去ることが可能である。
第１図ｃ参照
ｎ型InP層３にオーミツク接触するソース電極
６及びドレイン電極７を例えば金・ゲルマニウ
ム／金（AuGe／Au）を用いて形成し、次いで
Al0.48In0.52As層４にシヨツトキ接触するゲート
電極８を例えばアルミニウム（Al）を用いて形
成する。これらの電極の形成は何れも従来技術に
よつて行なうことができる。
６及びドレイン電極７を例えば金・ゲルマニウ
ム／金（AuGe／Au）を用いて形成し、次いで
Al0.48In0.52As層４にシヨツトキ接触するゲート
電極８を例えばアルミニウム（Al）を用いて形
成する。これらの電極の形成は何れも従来技術に
よつて行なうことができる。
以上の様にして製造された本実施例のヘテロ接
合型FETのエネルギーダイヤグラムを第２図に
示す。なお第１図ｃと同一符号によつて対応する
部分を示す。
合型FETのエネルギーダイヤグラムを第２図に
示す。なお第１図ｃと同一符号によつて対応する
部分を示す。
本発明においては先に述べた電子供給層が
Al0.48In0.52Asによつて形成された従来例とは異
なり、電子供給にはドナー準位が非常に浅いInP
層３のGa0.47In0.53As層２とのヘテロ接合寄り
の領域のみが関与するために、電子蓄積層５は極
めて安定となる。
Al0.48In0.52Asによつて形成された従来例とは異
なり、電子供給にはドナー準位が非常に浅いInP
層３のGa0.47In0.53As層２とのヘテロ接合寄り
の領域のみが関与するために、電子蓄積層５は極
めて安定となる。
またAl0.48In0.52As層４はゲート電極８の近傍
にあるために深いドナー準位も擬フエルミ準位よ
り充分に上にあつて常にイオン化されており、ゲ
ート入力電圧に対する２次元電子ガスの位相遅れ
を生ずる要因とはならない。
にあるために深いドナー準位も擬フエルミ準位よ
り充分に上にあつて常にイオン化されており、ゲ
ート入力電圧に対する２次元電子ガスの位相遅れ
を生ずる要因とはならない。
Al0.48In0.52As層４にゲート電極８を設けるこ
とによつて、バリア高さ0.8〔eV〕程度のシヨツ
トキ接合を形成することが可能となつて、先に述
べたInP層におけるシヨツトキ接合形ゲート構造
の問題が解決される。
とによつて、バリア高さ0.8〔eV〕程度のシヨツ
トキ接合を形成することが可能となつて、先に述
べたInP層におけるシヨツトキ接合形ゲート構造
の問題が解決される。
以上説明した実施例はｎ型InP電子供給層３と
ゲート電極８との間にAl0.48In0.52As層４を設け
ているが、このシヨツトキ接合形ゲート構造は
Al0.48In0.52Asに代えてAxxGayIn1-x-yAsによつ
て層４を設けても形成可能である。すなわちAlx
GayIn1-x-yAs結晶は０＜ｘ≦0.48、０＜ｙ＜0.47
の範囲内の一連の組成比であるとき、InP結晶と
の格子整合が可能であつて、その禁制帯幅は1.45
〔eV〕乃至0.74〔eV〕の範囲内にあり、その特性
を選択して層４に用いることができ同様の効果を
得ることができる。なおAlxGayIn1-x-yAsは
Al0.48In0.52Asに比較して液相エピタキシヤル成
長が容易である利点を有する。
ゲート電極８との間にAl0.48In0.52As層４を設け
ているが、このシヨツトキ接合形ゲート構造は
Al0.48In0.52Asに代えてAxxGayIn1-x-yAsによつ
て層４を設けても形成可能である。すなわちAlx
GayIn1-x-yAs結晶は０＜ｘ≦0.48、０＜ｙ＜0.47
の範囲内の一連の組成比であるとき、InP結晶と
の格子整合が可能であつて、その禁制帯幅は1.45
〔eV〕乃至0.74〔eV〕の範囲内にあり、その特性
を選択して層４に用いることができ同様の効果を
得ることができる。なおAlxGayIn1-x-yAsは
Al0.48In0.52Asに比較して液相エピタキシヤル成
長が容易である利点を有する。
なお、本発明によれば先に述べた従来例とは異
なり、ソース電極６及びドレイン電極７のオーミ
ツク接触をInP層３に直接形成することができ
て、製造工程が短縮されるのみならず導電路が短
縮される効果を有する。なおｎ型InP電子供給層
３の不純物濃度をオーミツク接触電極近傍におい
て増大することも容易に実施することができる。
なり、ソース電極６及びドレイン電極７のオーミ
ツク接触をInP層３に直接形成することができ
て、製造工程が短縮されるのみならず導電路が短
縮される効果を有する。なおｎ型InP電子供給層
３の不純物濃度をオーミツク接触電極近傍におい
て増大することも容易に実施することができる。
(g) 発明の効果
以上説明した如く本発明によれば、特に室温に
おいて高い電子移動度を有するGa0.47In0.53As
を電子蓄積層に用いるヘテロ接合型FETに関し
て、その動作安定性、リーク電流等の特性が改善
され、液体窒素により冷却を必要とする低温77
〔Ｋ〕のみならず、室温においてもヘテロ接合型
FETの効果が拡充されて、情報処理システム等
の進展に寄与することができる。
おいて高い電子移動度を有するGa0.47In0.53As
を電子蓄積層に用いるヘテロ接合型FETに関し
て、その動作安定性、リーク電流等の特性が改善
され、液体窒素により冷却を必要とする低温77
〔Ｋ〕のみならず、室温においてもヘテロ接合型
FETの効果が拡充されて、情報処理システム等
の進展に寄与することができる。
第１図ａ乃至ｃは本発明の実施例をその主要製
造工程において示す断面図、第２図はそのエネル
ギーダイヤグラムを示す。 図において、１はInP基板、２は
Ga0.47In0.53As層、３はInP層、４は
Al0.48In0.52As層、５は電子蓄積層、６はソース
電極、７はドレイン電極、８はゲート電極を示
す。
造工程において示す断面図、第２図はそのエネル
ギーダイヤグラムを示す。 図において、１はInP基板、２は
Ga0.47In0.53As層、３はInP層、４は
Al0.48In0.52As層、５は電子蓄積層、６はソース
電極、７はドレイン電極、８はゲート電極を示
す。
Claims (1)
- １ インジウム・燐化合物（InP）よりなる半導
体基板と、該基板に格子整合するノンドープのガ
リウム・インジウム・砒素化合物（Ga0.47In0.53
As）よりなる半導体チヤンネル層と、該半導体
チヤンネル層に対して電子蓄積層を生成させるイ
ンジウム・燐化合物（InP）よりなる半導体電子
供給層と、該半導体電子供給層に接するアルミニ
ウム・インジウム・砒素化合物（Al0.48In0.52As）
又はアルミニウム・ガリウム・インジウム・砒素
（AlXGaYIn1-X-YAs）よりなる半導体層、該半導
体層に接するシヨツトキーゲート電極と、前記半
導体電子供給層に接するソース・ドレイン電極と
を含んでなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210139A JPS59100576A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210139A JPS59100576A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100576A JPS59100576A (ja) | 1984-06-09 |
| JPS6357949B2 true JPS6357949B2 (ja) | 1988-11-14 |
Family
ID=16584421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210139A Granted JPS59100576A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100576A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987003742A1 (en) * | 1985-12-13 | 1987-06-18 | Allied Corporation | Mesfet device having a semiconductor surface barrier layer |
| DE3688318T2 (de) * | 1985-12-19 | 1993-07-29 | Sumitomo Electric Industries | Feldeffekttransistor. |
| US4962409A (en) * | 1987-01-20 | 1990-10-09 | International Business Machines Corporation | Staggered bandgap gate field effect transistor |
| JP2652647B2 (ja) * | 1988-01-19 | 1997-09-10 | 住友電気工業株式会社 | ヘテロ接合電界効果トランジスタ |
| JP2873583B2 (ja) * | 1989-05-10 | 1999-03-24 | 富士通株式会社 | 高速半導体装置 |
-
1982
- 1982-11-30 JP JP57210139A patent/JPS59100576A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100576A (ja) | 1984-06-09 |
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