JPH01268172A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01268172A JPH01268172A JP63097741A JP9774188A JPH01268172A JP H01268172 A JPH01268172 A JP H01268172A JP 63097741 A JP63097741 A JP 63097741A JP 9774188 A JP9774188 A JP 9774188A JP H01268172 A JPH01268172 A JP H01268172A
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- Japan
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- gate
- channel
- substrate
- transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
チャネル長の方向が基板面に対して垂直である縦型ＭＩ
ＳＩ−ランジスタリスえた半導体装置に関し、 そのトランジスタのしきい値電圧がエネルギ線により変
動するのを防止できるようにすることを目的とし、 そのトランジスタは、基板面から見たゲートの形状が枠
状または屈曲状をなし、そのゲートの内側にチャネルが
配置されているように構成する。
ＳＩ−ランジスタリスえた半導体装置に関し、 そのトランジスタのしきい値電圧がエネルギ線により変
動するのを防止できるようにすることを目的とし、 そのトランジスタは、基板面から見たゲートの形状が枠
状または屈曲状をなし、そのゲートの内側にチャネルが
配置されているように構成する。
本発明は、チャネル長の方向が基板面に対して垂直であ
る縦型ＭＩＳ＋−ランジスタリスえた半導体装置に係り
、特に、そのトランジスタの構成に関する。
る縦型ＭＩＳ＋−ランジスタリスえた半導体装置に係り
、特に、そのトランジスタの構成に関する。
第７図は従来例の上記縦型Ｍｉｓ）ランリスタの模式側
断面図である。
断面図である。
同図において、１はｐ−−３ｉの基板、２はｎ＋−拡散
領域のソース、３はｎ４−拡散領域のドレイン、３Ａは
ｎ＋−ポリＳｉのドレインコンタクト、４はｎ＋−ポリ
Ｓｉのゲート、５はゲート絶縁膜、６はチャネル、７は
フィールド酸化膜、８は５ｉ０２の絶縁膜、９は八１の
配線、である。
領域のソース、３はｎ４−拡散領域のドレイン、３Ａは
ｎ＋−ポリＳｉのドレインコンタクト、４はｎ＋−ポリ
Ｓｉのゲート、５はゲート絶縁膜、６はチャネル、７は
フィールド酸化膜、８は５ｉ０２の絶縁膜、９は八１の
配線、である。
図から判るように、ソース２とドレイン３は基板１の深
さを異ならせて配置され、チャネル６は、ゲー１〜４の
外側に配置されて基板１の面に対して垂直になっている
。
さを異ならせて配置され、チャネル６は、ゲー１〜４の
外側に配置されて基板１の面に対して垂直になっている
。
このことからこのトランジスタは、チャネル長の設定が
、リソグラフィに制約されないで、エツチングや拡散の
深さ制御により行うことが出来るので、短チヤネル化が
容易である特徴を有する。
、リソグラフィに制約されないで、エツチングや拡散の
深さ制御により行うことが出来るので、短チヤネル化が
容易である特徴を有する。
しかしながらこの構成のトランジスタは、チャネル６の
ゲート４側と反対の側がゲート４に対して外側を向いて
遮蔽されていないため、α線などのエネルギ線によって
発生した荷電粒子がチャネルの電位に影響を与えてしき
い値電圧が変動し、半導体装置の特性を不安定にさせる
問題がある。
ゲート４側と反対の側がゲート４に対して外側を向いて
遮蔽されていないため、α線などのエネルギ線によって
発生した荷電粒子がチャネルの電位に影響を与えてしき
い値電圧が変動し、半導体装置の特性を不安定にさせる
問題がある。
そこで本発明は、チャネル長の方向が基板面に対して垂
直である縦型Ｍ■ｓトランジスタを具えた半導体装置に
おいて、そのトランジスタのしきい値電圧がエネルギ線
により変動するのを防止できるようにすることを目的と
する。
直である縦型Ｍ■ｓトランジスタを具えた半導体装置に
おいて、そのトランジスタのしきい値電圧がエネルギ線
により変動するのを防止できるようにすることを目的と
する。
上記目的は、上記トランジスタを、基板面から見たゲー
１−の形状が枠状または屈曲状をなし、そのゲートの内
側にチャネルが配置されているものにする本発明によっ
て解決される。
１−の形状が枠状または屈曲状をなし、そのゲートの内
側にチャネルが配置されているものにする本発明によっ
て解決される。
ゲートとチャネルの関係を上記のようにすることにより
、チャネルはゲートによって遮蔽される。
、チャネルはゲートによって遮蔽される。
このことから当該トランジスタは、しきい値電圧がエイ
、ルギ線により変動するのを防止できるようになる。
、ルギ線により変動するのを防止できるようになる。
以下本発明による半導体装置の四つの実施例について第
１図〜第６図を用いて説明する。第１図は第１の実施例
の模式側断面図、第２図はゲートの変形例を示す平面図
、第３図は第】の実施例の製造工程を示す側断面図、第
４図〜第６図はそれぞれ第２〜第４の実施例の模式側断
面図、であり、全図を通し同一符号は同一対象物を示す
。
１図〜第６図を用いて説明する。第１図は第１の実施例
の模式側断面図、第２図はゲートの変形例を示す平面図
、第３図は第】の実施例の製造工程を示す側断面図、第
４図〜第６図はそれぞれ第２〜第４の実施例の模式側断
面図、であり、全図を通し同一符号は同一対象物を示す
。
第１図に示す第１の実施例は縦型ＭＩＳトランジスタが
ｎチャネルＭＯ３トランジスタの場合である。
ｎチャネルＭＯ３トランジスタの場合である。
第１図において、１１はｐ−−３ｉの基板、１１八はｐ
−−５ｉのエビ層、１２はｎ＋−拡散領域のソース、１
２八はｎ＋−ポリＳｉのソースコンタクト、１３は畝−
拡散領域のドレイン、１４はｎ４−ポリＳｉのゲート、
１５はＳｉＯ２のゲート絶縁膜、１Ｇはチャネル、１７
はフィールド酸化膜、１８．１８Ａは５ｉ０２の絶縁膜
、１９はＡＩの配線、である。ゲート１４は、基板１１
の面から見て枠状をなしている。
−−５ｉのエビ層、１２はｎ＋−拡散領域のソース、１
２八はｎ＋−ポリＳｉのソースコンタクト、１３は畝−
拡散領域のドレイン、１４はｎ４−ポリＳｉのゲート、
１５はＳｉＯ２のゲート絶縁膜、１Ｇはチャネル、１７
はフィールド酸化膜、１８．１８Ａは５ｉ０２の絶縁膜
、１９はＡＩの配線、である。ゲート１４は、基板１１
の面から見て枠状をなしている。
図から判るように、ソース１２とドレイン１３はゲ−１
−１４の内側のエビ層１１＾を上下から挟むように配置
され、チャネル１６はゲート１４の内側に配置されて基
板１１の面に対して垂直になっている。従って、ソース
１２とドレイン１３の間隔長がチャネル長となり、ゲー
ト１４の内側周囲長にほぼ等しい長さがチャネル幅とな
っている。
−１４の内側のエビ層１１＾を上下から挟むように配置
され、チャネル１６はゲート１４の内側に配置されて基
板１１の面に対して垂直になっている。従って、ソース
１２とドレイン１３の間隔長がチャネル長となり、ゲー
ト１４の内側周囲長にほぼ等しい長さがチャネル幅とな
っている。
このことからこのトランジスタは、チャネル長の設定が
、リソグラフィに制約されないで、エビ層成長の厚さ制
御及びエツチングや拡散の深さ制御により行うことが出
来るので、従来例の縦型Ｍ■Ｓトランジスタの場合と同
様に短チヤネル化が容易であり、また、大きなチャネル
幅を小さな基板面積で実現できる特徴を有する。
、リソグラフィに制約されないで、エビ層成長の厚さ制
御及びエツチングや拡散の深さ制御により行うことが出
来るので、従来例の縦型Ｍ■Ｓトランジスタの場合と同
様に短チヤネル化が容易であり、また、大きなチャネル
幅を小さな基板面積で実現できる特徴を有する。
然も、チャネル１６がゲート１４により遮蔽されている
ので、しきい値電圧のエネルギ線による変動が起き難く
なっている。
ので、しきい値電圧のエネルギ線による変動が起き難く
なっている。
上記実施例では、ゲート１４の基板面から見た形状が先
に述べたように第２図（ａｌに示す枠状をなしているが
、その形状は、例えば第２図（ｂ）や（ｃ＋に示すよう
な屈曲状をなしていても良い。その場合は、ゲートの内
側でチャネルが配置されるエビ層のゲートと対向しない
部分が、上記絶縁膜１８と同様な絶縁膜で仕切られるこ
とになるので、上記実施例と同様にしきい値電圧の安定
性が確保される。
に述べたように第２図（ａｌに示す枠状をなしているが
、その形状は、例えば第２図（ｂ）や（ｃ＋に示すよう
な屈曲状をなしていても良い。その場合は、ゲートの内
側でチャネルが配置されるエビ層のゲートと対向しない
部分が、上記絶縁膜１８と同様な絶縁膜で仕切られるこ
とになるので、上記実施例と同様にしきい値電圧の安定
性が確保される。
上記実施例の上述したトランジスタは、例えば以下のよ
うにして製造することができる。
うにして製造することができる。
先ず、第３図（ａｌを参照して、
■ 基板１１には＜１００＞方位で１０ΩＣｍの抵抗を
有するものを用いる。
有するものを用いる。
■ 基板１１の表面部にソース１２を形成する。
■ エピタキシャル成長により基板１１上の全面にエビ
層１１Ａを形成する。これは、不純物ドープの成長で行
っても良く、ノンドープ成長の後に不純物拡散をしても
良い。
層１１Ａを形成する。これは、不純物ドープの成長で行
っても良く、ノンドープ成長の後に不純物拡散をしても
良い。
■ 選択酸化法によりフィールド酸化膜１７を形成する
。
。
■ ソース１２を露出させるＵ溝５１を形成する。
■ 全面に５ｉ０２を堆積成長した後、ＲＩＥ（反応性
イオンエツチング）によりＵ溝５１の側壁に上記ＳｉＯ
２を残して、絶縁膜１８を形成する。
イオンエツチング）によりＵ溝５１の側壁に上記ＳｉＯ
２を残して、絶縁膜１８を形成する。
■ 全面にノンドープのポリＳｉを成長してＵ溝５１を
埋め、ポリッシングしてポリＳｉをＵ溝５１内のみに残
す。
埋め、ポリッシングしてポリＳｉをＵ溝５１内のみに残
す。
次いで、第３図（ｂｌを参照して、
■ 全面にＳｉ３Ｎ４を堆積成長して耐酸化膜６１を形
成する。
成する。
■ ソース１２を露出させるＵ溝５２を形成する。
［相］ 更に全面にＳｉ３Ｎ４を堆積成長し、■の場合
と同様にＲＩＢによりＵ溝５２の側壁にＳｉ３Ｎ４の耐
酸化膜６２を形成する。さすれば、Ｕ溝５２の底にソー
ス１２が露出し、その他の表面は耐酸化膜６１及び６２
によって覆われる。
と同様にＲＩＢによりＵ溝５２の側壁にＳｉ３Ｎ４の耐
酸化膜６２を形成する。さすれば、Ｕ溝５２の底にソー
ス１２が露出し、その他の表面は耐酸化膜６１及び６２
によって覆われる。
■ 選択酸化法により絶縁膜１８八を形成する。
次いで、第１図を参照して、
＠ 耐酸化膜６１及び６２を除去する。
［相］ 熱酸化法によりゲート絶縁膜１５を形成する。
■ 全面にノンドープのポリＳｉを成長してＵ溝５２を
埋め、ポリッシングしてポリＳｔをＵ溝５２内のみに残
す。
埋め、ポリッシングしてポリＳｔをＵ溝５２内のみに残
す。
■ Ｕ溝５１内及びＵ溝５２内のポリＳｉに燐を拡散し
てソースコンタク目録及びゲー目４を形成する。
てソースコンタク目録及びゲー目４を形成する。
［相］ ゲート１４の内側のエビ層１１Ａに砒素を拡散
してドレイン１３を形成する。
してドレイン１３を形成する。
Ｏ配線１９を形成して完成する。
なお、［相］の拡散は燐であっても良い。その場合、エ
ビ層１１Ａの拡散係数がポリＳｉのそれよりも小さいこ
とから、条件が適合するならば［相］の拡散を■と同時
に行うことができる。
ビ層１１Ａの拡散係数がポリＳｉのそれよりも小さいこ
とから、条件が適合するならば［相］の拡散を■と同時
に行うことができる。
第４図に示す第２の実施例は縦型ＭＩＳトランジスタが
ｐチャネルＭＯＳトランジスタの場合である。
ｐチャネルＭＯＳトランジスタの場合である。
第４図において、２１はｎ−−３ｉの基板、２１Ａはｎ
−−３ｉのエビ層、２２はｐ＋−拡散領域のソース、２
２＾はｐ＋−ポリＳｉのソースコンタクト、２３はｐ＋
−拡散領域のドレイン、２４はｐ＋またはｎ＋−ポリＳ
ｔのゲート、２５は５ｉ０２のゲート絶縁膜、２６はチ
ャネル、である。
−−３ｉのエビ層、２２はｐ＋−拡散領域のソース、２
２＾はｐ＋−ポリＳｉのソースコンタクト、２３はｐ＋
−拡散領域のドレイン、２４はｐ＋またはｎ＋−ポリＳ
ｔのゲート、２５は５ｉ０２のゲート絶縁膜、２６はチ
ャネル、である。
この実施例のトランジスタは、基本的には第１の実施例
のトランジスタの導電型が逆になったものである。そし
て、この実施例に関する説明は、第１の実施例で述べた
説明と同様である。
のトランジスタの導電型が逆になったものである。そし
て、この実施例に関する説明は、第１の実施例で述べた
説明と同様である。
第５図に示す第３の実施例は縦型Ｍ Ｉ Ｓ トランジ
スタが相補型ＭＯ３）ランリスタ （ＣＭＯ３Ｉ。
スタが相補型ＭＯ３）ランリスタ （ＣＭＯ３Ｉ。
ランリスタ）の場合である。
この実施例のトランジスタは、第１及び第２の実施例で
述べたそれぞれのトランジスタを組み台率 わせものであり、この実施例の説明は、第１及び第２の
実施例における説明と同様になる。
述べたそれぞれのトランジスタを組み台率 わせものであり、この実施例の説明は、第１及び第２の
実施例における説明と同様になる。
なお第５図では、基板をｐ−である基板１１としである
が、回路構成上からソース２２と基板１１の間にｐｎ接
合が必要な場合には、ソース２２を包囲するｎ−−ウェ
ルを設ければ良い。
が、回路構成上からソース２２と基板１１の間にｐｎ接
合が必要な場合には、ソース２２を包囲するｎ−−ウェ
ルを設ければ良い。
第６図に示す第４の実施例は、第３の実施例で述べたＣ
ＭＯ３）ランリスタにＮＰＮ及びＰＮＰ縦型バイポーラ
トランジスリス組み合わせてＢｉ−ＣＭＯ３）ランリス
タとした場合である。
ＭＯ３）ランリスタにＮＰＮ及びＰＮＰ縦型バイポーラ
トランジスリス組み合わせてＢｉ−ＣＭＯ３）ランリス
タとした場合である。
従って、ＣＭＯ３部分に関する説明は、第３の実施例の
場合と同様になる。
場合と同様になる。
第６図において、左端はＮＰＮ ｌ−ランリスタを、そ
の右隣はＰＮＰ ）ランリスタを示し、ＮＰＮ トラン
ジスタにおける、３２はｎ＋−拡散領域の埋込コレクタ
、３２Ａはｎ＋−ポリＳｉのコレクタコンタクト、３３
はｎ−一拡散領域のコレクタ、３４はｐ−拡散領域のベ
ース、３４Ａはｐ＋−拡散領域のベースコンタクト、３
５はｎ＋−拡散領域のエミッタである。またＰＮＰＩ−
ランリスタにおける、４２はｐ″ｌ−拡散領域の埋込コ
レクタ、４２八はｐ＋−ポリＳｔのコレクタコンタクト
、４３はｐ−一拡散領域のコレクタ、４４はｎ −拡散
領域のベース、４４Ａはｎ月広散領域のベースコンタク
ト、４５ばｐ＋−拡散領域のエミッタである。
の右隣はＰＮＰ ）ランリスタを示し、ＮＰＮ トラン
ジスタにおける、３２はｎ＋−拡散領域の埋込コレクタ
、３２Ａはｎ＋−ポリＳｉのコレクタコンタクト、３３
はｎ−一拡散領域のコレクタ、３４はｐ−拡散領域のベ
ース、３４Ａはｐ＋−拡散領域のベースコンタクト、３
５はｎ＋−拡散領域のエミッタである。またＰＮＰＩ−
ランリスタにおける、４２はｐ″ｌ−拡散領域の埋込コ
レクタ、４２八はｐ＋−ポリＳｔのコレクタコンタクト
、４３はｐ−一拡散領域のコレクタ、４４はｎ −拡散
領域のベース、４４Ａはｎ月広散領域のベースコンタク
ト、４５ばｐ＋−拡散領域のエミッタである。
このＢｉ−ＣＭＯ３Ｉ・ランリスタを製造する場合、Ｃ
ＭＯ３部分の構成からして、工程を短縮させるように次
のものを同時に形成することができる。
ＭＯ３部分の構成からして、工程を短縮させるように次
のものを同時に形成することができる。
■ 畝にする埋込コレクタ３２とソース１２、■ ｐ＋
にする埋込コレクタ４２とソース２２、■ ｎ−にする
コレクタ３３とチャネル２６部分、■ ｐ−にするコレ
クタ４３とチャネル１６部分、■ ｎ＋にするコレクタ
コンタクト３２４とソースコンタクＩ・１．２Ａとゲー
ト１４及び２４、これに加えてエミッタ３５と−、−ス
コンタクト４４八とトレイン１３の中の可能なもの、 ■ ｐ＋にするコレクタコンタクト４２Ａとソースコン
タクｌ−２２Ａ、これに加えてエミッタ４５とへ一スコ
ンタクト３４八とドレイン２３の中の可能なもの。
にする埋込コレクタ４２とソース２２、■ ｎ−にする
コレクタ３３とチャネル２６部分、■ ｐ−にするコレ
クタ４３とチャネル１６部分、■ ｎ＋にするコレクタ
コンタクト３２４とソースコンタクＩ・１．２Ａとゲー
ト１４及び２４、これに加えてエミッタ３５と−、−ス
コンタクト４４八とトレイン１３の中の可能なもの、 ■ ｐ＋にするコレクタコンタクト４２Ａとソースコン
タクｌ−２２Ａ、これに加えてエミッタ４５とへ一スコ
ンタクト３４八とドレイン２３の中の可能なもの。
なお、以上の実施例はゲート絶縁膜が５ｉ０２の場合で
あるが、ゲーＩ−絶Ｘ３．膜はＳｉ３Ｎ４などの絶縁Ｉ
Ｉ菜であっても同様に行・）ことができる。
あるが、ゲーＩ−絶Ｘ３．膜はＳｉ３Ｎ４などの絶縁Ｉ
Ｉ菜であっても同様に行・）ことができる。
以」二説明したように本発明の構成によれば、ヂャネル
長の方向が基板面に対して垂直である縦型ＭＯ３Ｉ・ラ
ンンスタを具えた半導体装置において、そのｌ・ランシ
スタのしきい値電圧がエネルギ線により変動するのを防
止できるよ・うになり、当該半導体装置の特性を安定化
さゼる効果がある。
長の方向が基板面に対して垂直である縦型ＭＯ３Ｉ・ラ
ンンスタを具えた半導体装置において、そのｌ・ランシ
スタのしきい値電圧がエネルギ線により変動するのを防
止できるよ・うになり、当該半導体装置の特性を安定化
さゼる効果がある。
第１図ｉＪ第１の実施例の稜弐側断面図、第２図はゲー
トの変形例を示す平面図、第３図は第１の実施例の製造
工程を示ず側断面図、 第４図υＪ第２の実施例の模式側断面図、第５図は第３
の実施例の模式側断面図、第６図は第１１の実施例の模
式側断面図、第７図し」従来例の模式側断面図、 である。 図において、 １．１１．２１４；Ｉ：Ｓｉ基板、 ＩＩＡ、２ＩＡ、はエビ層＼ ２．１２．２２はソース、 】２ハ、２２Ａはソースコンタクト、 ３．１３．２３はドレイン、 ４．１４．２４はゲート、 ５．１５．２５はゲート絶縁膜、 ６．１６．２６はチャネル、 ７．１７はフィール１酸化膜、 ８．１８．１８Δは絶縁膜、 ９．１９は配線、 である。
トの変形例を示す平面図、第３図は第１の実施例の製造
工程を示ず側断面図、 第４図υＪ第２の実施例の模式側断面図、第５図は第３
の実施例の模式側断面図、第６図は第１１の実施例の模
式側断面図、第７図し」従来例の模式側断面図、 である。 図において、 １．１１．２１４；Ｉ：Ｓｉ基板、 ＩＩＡ、２ＩＡ、はエビ層＼ ２．１２．２２はソース、 】２ハ、２２Ａはソースコンタクト、 ３．１３．２３はドレイン、 ４．１４．２４はゲート、 ５．１５．２５はゲート絶縁膜、 ６．１６．２６はチャネル、 ７．１７はフィール１酸化膜、 ８．１８．１８Δは絶縁膜、 ９．１９は配線、 である。
Claims (1)
- チャネル長の方向が基板面に対して垂直である縦型Ｍ
ＩＳトランジスタを具え、該トランジスタは、基板面か
ら見たゲートの形状が枠状または屈曲状をなし、そのゲ
ートの内側にチャネルが配置されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097741A JPH01268172A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097741A JPH01268172A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268172A true JPH01268172A (ja) | 1989-10-25 |
Family
ID=14200321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097741A Pending JPH01268172A (ja) | 1988-04-20 | 1988-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268172A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185646A (en) * | 1990-01-24 | 1993-02-09 | Kabushiki Kaisha Toshiba | Semiconductor device with improved current drivability |
| US5214301A (en) * | 1991-09-30 | 1993-05-25 | Motorola, Inc. | Field effect transistor having control and current electrodes positioned at a planar elevated surface |
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US5504359A (en) * | 1990-10-31 | 1996-04-02 | Texas Instruments Incorporated | Vertical FET device with low gate to source overlap capacitance |
| EP0872895A3 (en) * | 1997-04-14 | 1999-02-24 | SHARP Corporation | Vertical insulated gate field-effect transistor, method of making the same and corresponding integrated circuit |
| JP2009111305A (ja) * | 2007-11-01 | 2009-05-21 | Sharp Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-04-20 JP JP63097741A patent/JPH01268172A/ja active Pending
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