JPH01269320A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH01269320A JPH01269320A JP63099050A JP9905088A JPH01269320A JP H01269320 A JPH01269320 A JP H01269320A JP 63099050 A JP63099050 A JP 63099050A JP 9905088 A JP9905088 A JP 9905088A JP H01269320 A JPH01269320 A JP H01269320A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バースト動作の位相同期回路に関するもの
である。
である。
第２図は従来の位相同期回路の構成を示したものである
。図において、（１）は入力信号、（２）は位相比較器
、（３）はローパスフィルタ、（４）は電圧制御発振器
、（５）は入力信号に位相同期した出力信号である。
。図において、（１）は入力信号、（２）は位相比較器
、（３）はローパスフィルタ、（４）は電圧制御発振器
、（５）は入力信号に位相同期した出力信号である。
次に第２図の動作について説明する２
第２図において１位相比較器（２）は、入力信号（１１
と電圧制御発振器（４）の出力信号との位相を比較し。
と電圧制御発振器（４）の出力信号との位相を比較し。
その位相差に応じて正弦波状の位相比較電圧を出力する
。この位相比較電圧はローパスフィルタ（３）を経て電
圧制御発振器（４）に供給され、電圧制御発振器（４）
の出力信号位相を制御し１位相制御された電圧制御発振
器（４）の出力が位相比較器＋２＋ ｖｃ−４ｍ 環さ
れ、位相同期のループが閉じ、入力信号ｆｌ＋に位相同
期した出力信号（５）が得られる。
。この位相比較電圧はローパスフィルタ（３）を経て電
圧制御発振器（４）に供給され、電圧制御発振器（４）
の出力信号位相を制御し１位相制御された電圧制御発振
器（４）の出力が位相比較器＋２＋ ｖｃ−４ｍ 環さ
れ、位相同期のループが閉じ、入力信号ｆｌ＋に位相同
期した出力信号（５）が得られる。
ところで１位相比較器（２）から出力される位相比較電
圧は第５図（ａ）のようにな９１位相差がＯ〜π（０〜
１８０°）のときは、矢印の方向に位相が引き込まれ１
位相比較器（２）の出力電圧がＯｖとなるように電圧制
御発振器（４）の出力信号位相が変化し。
圧は第５図（ａ）のようにな９１位相差がＯ〜π（０〜
１８０°）のときは、矢印の方向に位相が引き込まれ１
位相比較器（２）の出力電圧がＯｖとなるように電圧制
御発振器（４）の出力信号位相が変化し。
入力信号（１）に位相同期した信号（５）を得ることか
できるが１位相差が−π（２７０″）のときは９位相比
較器（２）の出力電圧がＯｖとなり電圧制御発振器（４
）の出力信号位相が変化せず、入力信号＋１１に位相同
期した信号（５）を得ることができないか、もしくは位
相同期するのに非常に長い時間がかかる。また１位相差
がｍ−（−９０°）近辺においても出力電圧が非常に小
さくなシ、同期できない、もしくは同期確立に非常に長
い時間がかかるという問題点があった。このため、バー
スト状の入力信号に対しては使えないという課題があっ
た。
できるが１位相差が−π（２７０″）のときは９位相比
較器（２）の出力電圧がＯｖとなり電圧制御発振器（４
）の出力信号位相が変化せず、入力信号＋１１に位相同
期した信号（５）を得ることができないか、もしくは位
相同期するのに非常に長い時間がかかる。また１位相差
がｍ−（−９０°）近辺においても出力電圧が非常に小
さくなシ、同期できない、もしくは同期確立に非常に長
い時間がかかるという問題点があった。このため、バー
スト状の入力信号に対しては使えないという課題があっ
た。
そこで、上記の課題を解決する方法の一例とし−で、第
３図の回路が提案されている。第３図において、（２）
〜（４）は第２図のそれと同等のものであり。
３図の回路が提案されている。第３図において、（２）
〜（４）は第２図のそれと同等のものであり。
ｉｌ＋はバースト状の入力信号、（５）はバースト状の
入力信号＋１１に位相同期した出力信号、（６）は移相
器。
入力信号＋１１に位相同期した出力信号、（６）は移相
器。
（７）は第２の位相比較器、（８）はアナログ／デジタ
ル変換器、（９）はヒステリシス演算回路、帥はスイッ
チ回路、αＢは正の一定電圧十Ｅ（Ｖ） 、 （１２は
負の一定電圧−Ｅ（Ｖ）である。次に第３図の動作につ
いて説明する。
ル変換器、（９）はヒステリシス演算回路、帥はスイッ
チ回路、αＢは正の一定電圧十Ｅ（Ｖ） 、 （１２は
負の一定電圧−Ｅ（Ｖ）である。次に第３図の動作につ
いて説明する。
第３図において、第１の位相比較器（２）は、バースト
状の入力信号（１１の位相と電圧制御発振器（４）の出
力信号位相とを比較し、その位相差に応じて正弦波状の
位相比較電圧を出力する。第２の位相比較器（７）は、
バースト状の入力信号（１）の位相と移相器（６）を経
て−進ませた電圧制御発振器（４）の出力信号位相とを
比較し、その位相差に応じて正弦波状の位相比較電圧を
出力する。第１の位相比較器（２）の出力信号と第２の
位相比較器（７）の出力信号は。
状の入力信号（１１の位相と電圧制御発振器（４）の出
力信号位相とを比較し、その位相差に応じて正弦波状の
位相比較電圧を出力する。第２の位相比較器（７）は、
バースト状の入力信号（１）の位相と移相器（６）を経
て−進ませた電圧制御発振器（４）の出力信号位相とを
比較し、その位相差に応じて正弦波状の位相比較電圧を
出力する。第１の位相比較器（２）の出力信号と第２の
位相比較器（７）の出力信号は。
アナログ／デジタル変換器（８）にてデジタル信号化さ
れ、ヒステリシス演算回路（９）に入力される。ヒステ
リシス演算回路（９）は、ある時刻ｔにおけるアナログ
／デジタル変換器（８）の出力信号と１時刻ｔの直前の
ヒステリシス演算回路（９）の出力信号とを第６図に示
す論理に従って演算処理し、その出力信号によって十Ｅ
（Ｖ）（１１） 、 第１の位相比較器（２）の出
力信号及び−Ｅ（ｖ）（１３の３通りに切換わるスイッ
チ回路帥を制御する。スイッチ回路（１１の出力信号は
。
れ、ヒステリシス演算回路（９）に入力される。ヒステ
リシス演算回路（９）は、ある時刻ｔにおけるアナログ
／デジタル変換器（８）の出力信号と１時刻ｔの直前の
ヒステリシス演算回路（９）の出力信号とを第６図に示
す論理に従って演算処理し、その出力信号によって十Ｅ
（Ｖ）（１１） 、 第１の位相比較器（２）の出
力信号及び−Ｅ（ｖ）（１３の３通りに切換わるスイッ
チ回路帥を制御する。スイッチ回路（１１の出力信号は
。
ローパスフィルタ（３）により高域成分が除去されて電
圧制御発振器（４）に供給され、電圧制御発振器（４）
の出力信号位相を制御し２位相制御された電圧制御発振
器（４）の出力が第１の位相比較器（２）及び第２の位
相比較器（７）に帰環され９位相同期のループが閉じ、
バースト状の入力信号（１）に位相同期した信号（５）
が得られる。
圧制御発振器（４）に供給され、電圧制御発振器（４）
の出力信号位相を制御し２位相制御された電圧制御発振
器（４）の出力が第１の位相比較器（２）及び第２の位
相比較器（７）に帰環され９位相同期のループが閉じ、
バースト状の入力信号（１）に位相同期した信号（５）
が得られる。
第３図の各部の波形を第５図に示す。第５図（ａ）は第
１の位相比較器（２）の出力信号を示し、第５図（ｂ）
Ｆｉ第２の位相比較器（７）の出力信号を示す。第５図
（ｃ）及び（ｄ）１４それぞれ第５図（ａ）に示す信号
と、第５図（ｂ）に示す信号のアナログ／デジタル変換
後の信号を示す。また第５図（ｅ）は第６図に示す論理
で動作するスイッチ回路の出力信号を示している。
１の位相比較器（２）の出力信号を示し、第５図（ｂ）
Ｆｉ第２の位相比較器（７）の出力信号を示す。第５図
（ｃ）及び（ｄ）１４それぞれ第５図（ａ）に示す信号
と、第５図（ｂ）に示す信号のアナログ／デジタル変換
後の信号を示す。また第５図（ｅ）は第６図に示す論理
で動作するスイッチ回路の出力信号を示している。
なお、第５図（ａ）および（ｅ）において矢印は位相を
引き込む方向を示している。
引き込む方向を示している。
この位相同期回路では、バースト状の入力信号の入力電
圧は＋Ｅ（ｖ）または−Ｅ（ｖ）の電圧値をとシ。
圧は＋Ｅ（ｖ）または−Ｅ（ｖ）の電圧値をとシ。
電圧制御発振器（４）の出力信号位相が高速で変化する
ので、第２図の回路よシも短い時間で、バースト状の入
力信号＋１）に位相同期した出力信号（５）を得ること
かできる。
ので、第２図の回路よシも短い時間で、バースト状の入
力信号＋１）に位相同期した出力信号（５）を得ること
かできる。
また、この動作を第１図の波形を使って説明する。
バースト状入力信号（１）の先頭位相が玄π、スイッチ
回路出力電圧が十Ｅ（ｖ）とすると１時刻１＝０では＋
Ｅ ｆｆ）がローパスフィルタ（３）に入力される。
回路出力電圧が十Ｅ（ｖ）とすると１時刻１＝０では＋
Ｅ ｆｆ）がローパスフィルタ（３）に入力される。
ローパスフィルタ（３）は、 Ｈ（Ｓ）＝□で代表さ１
千８τ れる応答特性を有しているのでローパスフィルタ（３）
の出力信号は第７図（Ｂ）の（ロ）のようになシ、この
信号が電圧制御発振器（４）を制御し、第１の位相比較
器（２）の出力信号は第７図（Ｃ）の（ロ）のようにな
ろう時刻ｔ＝１５ の位相がπに達すると、ヒステリ
シス演算回路（９）の出力信号はスイッチ回路（１１を
第１の位相比較器（２）の出力信号に切換え１位相同期
のループが閉じ、ループの応答速度で定常位相に移行し
、 ｔ＝ｔ４ で位相引込みが完了し、バースト状
の入力信号（１＋に位相同期した出力信号（５）を得る
。
千８τ れる応答特性を有しているのでローパスフィルタ（３）
の出力信号は第７図（Ｂ）の（ロ）のようになシ、この
信号が電圧制御発振器（４）を制御し、第１の位相比較
器（２）の出力信号は第７図（Ｃ）の（ロ）のようにな
ろう時刻ｔ＝１５ の位相がπに達すると、ヒステリ
シス演算回路（９）の出力信号はスイッチ回路（１１を
第１の位相比較器（２）の出力信号に切換え１位相同期
のループが閉じ、ループの応答速度で定常位相に移行し
、 ｔ＝ｔ４ で位相引込みが完了し、バースト状
の入力信号（１＋に位相同期した出力信号（５）を得る
。
しかし、この回路では２位相比較器（２＋、 （７）の
入力位相差がπ〜２π、０〜−πのときスイッチは＋
Ｅ （Ｖ） ０．１１ 、− Ｅ （Ｖ）α２）ｉＣＣ
瞬時切切換ｂ ルア＞： 、 スイッチ回路０１の出力
信号はローパスフィルタ（３）を経て電圧制御発振器（
４）に入力されるため、第１図（Ｂ）（ロ）のように、
電圧制御発揚器（４）の入力電圧が−１−Ｅ（Ｖ）また
は−Ｅ （Ｖ）の値をとるまでの時間がローパスフィル
タの応答時間分だけ遅くなり、電圧制御発振器（４）の
出力信号位相が変化し、バースト状の入力信号（１）に
位相同期した信号（５）を得るまでの時間カローパスフ
ィルタ（３）の応答時間分だけ遅くなるという問題点が
あった。そこで上記の問題点を解決する方法の一例とし
て、第４図の回路が提案されている。第４図において、
（１）〜α２は第３図のそれと同等のものである。次に
第４図の動作について説明する。第４図において、第１
の位相比較器（２）ハバースト状の入力信号（１）の位
相と電圧制御発振器（４）の出力信号位相とを比較し、
その位相差に応じて正弦波状の位相比較電圧を出力する
。
入力位相差がπ〜２π、０〜−πのときスイッチは＋
Ｅ （Ｖ） ０．１１ 、− Ｅ （Ｖ）α２）ｉＣＣ
瞬時切切換ｂ ルア＞： 、 スイッチ回路０１の出力
信号はローパスフィルタ（３）を経て電圧制御発振器（
４）に入力されるため、第１図（Ｂ）（ロ）のように、
電圧制御発揚器（４）の入力電圧が−１−Ｅ（Ｖ）また
は−Ｅ （Ｖ）の値をとるまでの時間がローパスフィル
タの応答時間分だけ遅くなり、電圧制御発振器（４）の
出力信号位相が変化し、バースト状の入力信号（１）に
位相同期した信号（５）を得るまでの時間カローパスフ
ィルタ（３）の応答時間分だけ遅くなるという問題点が
あった。そこで上記の問題点を解決する方法の一例とし
て、第４図の回路が提案されている。第４図において、
（１）〜α２は第３図のそれと同等のものである。次に
第４図の動作について説明する。第４図において、第１
の位相比較器（２）ハバースト状の入力信号（１）の位
相と電圧制御発振器（４）の出力信号位相とを比較し、
その位相差に応じて正弦波状の位相比較電圧を出力する
。
第２の位相比較器（７）はバースト状の入力信号（１）
の位相と移相器（６）を経て−進ませた電圧制御発振器
（４）の出力信号位相とを比較し、その位相差に応じて
正弦波状の位相比較電圧を出力する。第１の位相比較器
（２）の出力信号と第２の位相比較器（７）の出力信号
は、アナログ／デジタル変換器（８）ニてデジタル信号
化され、ヒステリシス演算回路（９）に入力される。ヒ
ステリシス演算回路（９）は ある時刻ｔにおけるアナ
ログ／デジタル変換器（８）の出力信号と時亥］ｔの直
前のヒステリシス演算回路（９）の出方信号とを第６図
の論理に従って演算処理し、その出力信号によって十Ｅ
（Ｖ）、−Ｅ（Ｖ）及びローパスフィルタ（３）の出力
信号の３通りに切換えるスイッチ回路（１１を制御する
。スイッチ回路０ｅの出力電圧は電圧制御発振器（４）
に供給され、電圧制御発振器（４）の出力信号位相を制
御し１位相制御された電圧制御発振器（４）の出力が第
１の位相比較器（２）及び第２の位相比較器（７）に帰
環され１位相同期のループが閉じ、バースト状の入力信
号（１）に位相同期した出力信号（５）が得られる。
の位相と移相器（６）を経て−進ませた電圧制御発振器
（４）の出力信号位相とを比較し、その位相差に応じて
正弦波状の位相比較電圧を出力する。第１の位相比較器
（２）の出力信号と第２の位相比較器（７）の出力信号
は、アナログ／デジタル変換器（８）ニてデジタル信号
化され、ヒステリシス演算回路（９）に入力される。ヒ
ステリシス演算回路（９）は ある時刻ｔにおけるアナ
ログ／デジタル変換器（８）の出力信号と時亥］ｔの直
前のヒステリシス演算回路（９）の出方信号とを第６図
の論理に従って演算処理し、その出力信号によって十Ｅ
（Ｖ）、−Ｅ（Ｖ）及びローパスフィルタ（３）の出力
信号の３通りに切換えるスイッチ回路（１１を制御する
。スイッチ回路０ｅの出力電圧は電圧制御発振器（４）
に供給され、電圧制御発振器（４）の出力信号位相を制
御し１位相制御された電圧制御発振器（４）の出力が第
１の位相比較器（２）及び第２の位相比較器（７）に帰
環され１位相同期のループが閉じ、バースト状の入力信
号（１）に位相同期した出力信号（５）が得られる。
また この動作を第７図の波形を使って説明する。
バースト状入力信号の先頭位相が一π、スイッチ回路出
力電圧が＋Ｅ（ｖ）とすると１時刻ｔ ＝ Ｏでは＋Ｅ
（ｖ）が電圧制御発振器（４）に入力され、第１の位
相比較器（２）の出力信号は第７図（０の（イ）のよう
になる。第１の位相比較器（２）の出力信号が時刻ｔ−
ｔ１ でπに達するとヒステリシス演算回路（９）の
出力信号はスイッチ回路θαを第１の位相比較器（２）
の出力信号に切換え９位相同期のループが閉じ、ループ
の応答速度で定常位相に移行し、ｔ＝：ｔ２ で位相
引込みが完了し、バースト状の入力信号（１）に位相同
期した出力信号（５）を得る。
力電圧が＋Ｅ（ｖ）とすると１時刻ｔ ＝ Ｏでは＋Ｅ
（ｖ）が電圧制御発振器（４）に入力され、第１の位
相比較器（２）の出力信号は第７図（０の（イ）のよう
になる。第１の位相比較器（２）の出力信号が時刻ｔ−
ｔ１ でπに達するとヒステリシス演算回路（９）の
出力信号はスイッチ回路θαを第１の位相比較器（２）
の出力信号に切換え９位相同期のループが閉じ、ループ
の応答速度で定常位相に移行し、ｔ＝：ｔ２ で位相
引込みが完了し、バースト状の入力信号（１）に位相同
期した出力信号（５）を得る。
この位相同期回路では第１の位相比較器（２）の出力信
号だけがローパスフィルタを通シ、２つの位相比較器＋
２１． （７）の入力位相差がπ〜２π、−π〜−２π
のときのスイッチ回路帥の出力信号は直接電圧制御発振
器（４）に入力されるので、電圧制御発振器（４）の入
力信号は第７図（Ａ）の（イ）のようになり。
号だけがローパスフィルタを通シ、２つの位相比較器＋
２１． （７）の入力位相差がπ〜２π、−π〜−２π
のときのスイッチ回路帥の出力信号は直接電圧制御発振
器（４）に入力されるので、電圧制御発振器（４）の入
力信号は第７図（Ａ）の（イ）のようになり。
第１図（Ｎの（ロ）のようなローパスフィルタの応答時
間分の遅れがなくなり、バースト状の入力信号（１）に
位相同期した出力信号（５）を高速に得られる。
間分の遅れがなくなり、バースト状の入力信号（１）に
位相同期した出力信号（５）を高速に得られる。
従来の位相同期回路は以上のように構成されているので
、スイッチ回路で発生したヒステリシス電圧を直接電圧
制御発振器に入力することができ。
、スイッチ回路で発生したヒステリシス電圧を直接電圧
制御発振器に入力することができ。
ローパスフィルタの応答時間の遅れがなく、バースト状
の入力信号に位相同期した信号を高速で得られるが、ス
イッチ回路１Ｇにてスイッチ切換雑音が発生し、ループ
の外乱となり１位相同期引込み特性を劣化させる。その
雑音はスイッチの応答速度が早くなるほど増加するので
、高速同期引込みにするにはスイッチ切換雑音をなくさ
なければならないという課題があった。
の入力信号に位相同期した信号を高速で得られるが、ス
イッチ回路１Ｇにてスイッチ切換雑音が発生し、ループ
の外乱となり１位相同期引込み特性を劣化させる。その
雑音はスイッチの応答速度が早くなるほど増加するので
、高速同期引込みにするにはスイッチ切換雑音をなくさ
なければならないという課題があった。
この発明は上記のような課題を解決するためになされた
もので、バースト状の入力信号に位相間・期した出力信
号を高速で得られる位相同期回路を得ることを目的とす
る。
もので、バースト状の入力信号に位相間・期した出力信
号を高速で得られる位相同期回路を得ることを目的とす
る。
この発明に係る位相同期回路は、−位相の異なる正弦波
状の位相比較電圧を出力する２つの位相比較器の出力信
号を演算処理し、その結果により１（Ｖ）を示す２進信
号、 −Ｅ（Ｖ）を示す２進信号。
状の位相比較電圧を出力する２つの位相比較器の出力信
号を演算処理し、その結果により１（Ｖ）を示す２進信
号、 −Ｅ（Ｖ）を示す２進信号。
第２のアナログ／デジタル変換器の出力信号にデジタル
スイッチを切換え、そのデジタルスイッチの出力信号は
デジタル／アナログ変換器にてアナログ電圧に変換され
、電圧制御発振器を制御し。
スイッチを切換え、そのデジタルスイッチの出力信号は
デジタル／アナログ変換器にてアナログ電圧に変換され
、電圧制御発振器を制御し。
その出力にバースト状の入力信号と位相同期した信号を
高速で得られるようにしたものである。
高速で得られるようにしたものである。
この発明における位相同期回路は、デジタルスイッチ回
路に十Ｅ （ｖ）を示す２進信号、 −Ｅ（ｖ） を示
す２進信号、第２のアナログ／デジタル変換器によりデ
ジタル化された位相比較信号を入力し、デジタルスイッ
チ回路の出力信号をデジタル／アナログ変換器によシヒ
ステリシス電圧に変換し、電圧制御発振器に入力するた
め、スイッチ回路にてスイッチ切換雑音が発生しない。
路に十Ｅ （ｖ）を示す２進信号、 −Ｅ（ｖ） を示
す２進信号、第２のアナログ／デジタル変換器によりデ
ジタル化された位相比較信号を入力し、デジタルスイッ
チ回路の出力信号をデジタル／アナログ変換器によシヒ
ステリシス電圧に変換し、電圧制御発振器に入力するた
め、スイッチ回路にてスイッチ切換雑音が発生しない。
このためバースト状の入力信号に位相同期した信号を高
速で得ることができる。
速で得ることができる。
以下、この発明の実施例について説明する。
第１図はこの発明による位相同期回路の構成を示した図
である。第１図において、（１）はバースト状の入力信
号、（２）は第１の位相比較器、 ＋３１１−１：ロー
バスフィルタ、（４）は電圧制御発振器、（５）はバー
スト状の入力信号＋１１に位相同期した出力信号、（６
）は移相器、（７）は第２の位相比較器、（８）は第１
のアナログ／デジタル変換器、（９）はヒステリシス演
算回路、ａＪは第２のアナログ／デジタル変換器、 Ｑ
４１は＋Ｅ（Ｖ）を示す２進信号、（Ｉ５は−Ｅ （Ｖ
）を示す２進信号、 ＋１６１はデジタルスイッチ回路
、αＤはデジタル／アナログ変換器である。
である。第１図において、（１）はバースト状の入力信
号、（２）は第１の位相比較器、 ＋３１１−１：ロー
バスフィルタ、（４）は電圧制御発振器、（５）はバー
スト状の入力信号＋１１に位相同期した出力信号、（６
）は移相器、（７）は第２の位相比較器、（８）は第１
のアナログ／デジタル変換器、（９）はヒステリシス演
算回路、ａＪは第２のアナログ／デジタル変換器、 Ｑ
４１は＋Ｅ（Ｖ）を示す２進信号、（Ｉ５は−Ｅ （Ｖ
）を示す２進信号、 ＋１６１はデジタルスイッチ回路
、αＤはデジタル／アナログ変換器である。
次に第１図の動作について説明する。
第１図において、第１の位相比較器（２）はバースト状
の入力信号（１）の位相と電圧制御発振器（４）の出力
信号位相とを比較し、その位相差に応じて正弦波状の位
相比較電圧を出力する。第２の位相比較器（７）はバー
スト状の入力信号（１）の位相と移相器（６）を経て−
進ませた電圧制御発振器（４）の出力信号位相とを比較
し、その位相差に応じて正弦波状の位相比較電圧を出力
する。第１の位相比較器（２）の出力信号と第２の位相
比較器（７）の出力信号は、第１のアナログ／デジタル
変換器（８）にてデジタル信号化され、ヒステリシス演
算回路（９）に入力される。
の入力信号（１）の位相と電圧制御発振器（４）の出力
信号位相とを比較し、その位相差に応じて正弦波状の位
相比較電圧を出力する。第２の位相比較器（７）はバー
スト状の入力信号（１）の位相と移相器（６）を経て−
進ませた電圧制御発振器（４）の出力信号位相とを比較
し、その位相差に応じて正弦波状の位相比較電圧を出力
する。第１の位相比較器（２）の出力信号と第２の位相
比較器（７）の出力信号は、第１のアナログ／デジタル
変換器（８）にてデジタル信号化され、ヒステリシス演
算回路（９）に入力される。
また、第１の位相比較器（２）の出力信号は、ローパス
フィルタ（３）にも入力され、高域成分を除去された後
、第２のアナログ／デジタル変換器（３）にてデジタル
信号化され、デジタルスイッチ回路ｔ１６１に入力され
る。ヒステリシス演算回路（９）は、ある時刻ｔにおけ
る第１のアナログ／デジタル変換器（８１の出力信号と
時刻ｔの直前のヒステリシス演算回路（９）の出力信号
とを、第６図の論理に従って演算処理し、その出力信号
によって十Ｅ（ｖ）を示す２進信号ｕ４１．−Ｅ（ｔ’
）を示す２進信号Ｑ９及び第２のアナログ／デジタル変
換器ロタの出力信号の３通シに切換えるデジタルスイッ
チ回路（１（Ｉを制御する。デジタルスイッチ回路Ｉｉ
Ｇの出力信号はデジタル／アナログ変換器（Ｌηにてア
ナログ電圧に変換された後、電圧制御発振器（４）に供
給され、電圧制御発振器（４）の出力信号位相を制御す
る。位相制御された電圧制御発振器（４）の出力は第１
の位相比較器（２）及び第２の位相比較器（７）に帰環
され１位相同期のループが閉じ、バースト状の入力信号
ｆｌ＋に位相同期した出力信号（５）が得られる。
フィルタ（３）にも入力され、高域成分を除去された後
、第２のアナログ／デジタル変換器（３）にてデジタル
信号化され、デジタルスイッチ回路ｔ１６１に入力され
る。ヒステリシス演算回路（９）は、ある時刻ｔにおけ
る第１のアナログ／デジタル変換器（８１の出力信号と
時刻ｔの直前のヒステリシス演算回路（９）の出力信号
とを、第６図の論理に従って演算処理し、その出力信号
によって十Ｅ（ｖ）を示す２進信号ｕ４１．−Ｅ（ｔ’
）を示す２進信号Ｑ９及び第２のアナログ／デジタル変
換器ロタの出力信号の３通シに切換えるデジタルスイッ
チ回路（１（Ｉを制御する。デジタルスイッチ回路Ｉｉ
Ｇの出力信号はデジタル／アナログ変換器（Ｌηにてア
ナログ電圧に変換された後、電圧制御発振器（４）に供
給され、電圧制御発振器（４）の出力信号位相を制御す
る。位相制御された電圧制御発振器（４）の出力は第１
の位相比較器（２）及び第２の位相比較器（７）に帰環
され１位相同期のループが閉じ、バースト状の入力信号
ｆｌ＋に位相同期した出力信号（５）が得られる。
以上のように、この発明によれば、スイッチ回路をデジ
タル化しているので、スイッチの切換による雑音が発生
せず、スイッチの切換速度も早くなるので、バースト状
の入力信号（１１に位相同期した出力信号（５）ヲよ勺
高速に得ることができる。
タル化しているので、スイッチの切換による雑音が発生
せず、スイッチの切換速度も早くなるので、バースト状
の入力信号（１１に位相同期した出力信号（５）ヲよ勺
高速に得ることができる。
第１図はこの発明の実施例による位相同期回路を示す図
、第２図は従来の位相同期回路を示す図。 第３図及び第４図は従来のヒステリシス付加型位相同期
回路Ｉ、ＩＩを示す図、第５図（ａ）、 （ｂ）、 （
ｃ）。 （ｅ＞ （駈それぞれヒステリシス付加型位相同期回路の各部の
波形を示す図、第６図はヒステリシス演算回路（９）の
真理随を示す図、第１図（Ａ）〜（Ｃ）は従来のヒステ
リシス付加型位相同期回路■と■の応答時間例を示す図
である。図において、（１）はバースト状の入力信号、
（２）は第１の位相比較器、（３）はローパスフィルタ
、（４）は電圧制御発振器、（５）はバースト状の入力
信号（１）に位相同期した出力信号、 ＋６＋Ｕ移相器
、（７）は第２の位相比較器、（８）は第１のアナログ
／デジタル変換器、（９）はヒステリシス演算回路、０
αはスイッチ回路、θ１）は正の一足電圧十Ｅ（Ｖ）。 α２は負の一定電圧−Ｅ（Ｖ）、 Ｑ３）ｔＩ′ｉ第２
のアナログ／デジタル変換器、 ａ４１は＋Ｅ（Ｖ：）
を示す２進信号、 ０５１は−Ｅ（ｖ）を示す２進信号
、 （Ｌｅはデジタルスイッチ回路、０ηはデジタル／
アナログ変換器である。 なお１図中同一符号は同一または相当部分を示す。
、第２図は従来の位相同期回路を示す図。 第３図及び第４図は従来のヒステリシス付加型位相同期
回路Ｉ、ＩＩを示す図、第５図（ａ）、 （ｂ）、 （
ｃ）。 （ｅ＞ （駈それぞれヒステリシス付加型位相同期回路の各部の
波形を示す図、第６図はヒステリシス演算回路（９）の
真理随を示す図、第１図（Ａ）〜（Ｃ）は従来のヒステ
リシス付加型位相同期回路■と■の応答時間例を示す図
である。図において、（１）はバースト状の入力信号、
（２）は第１の位相比較器、（３）はローパスフィルタ
、（４）は電圧制御発振器、（５）はバースト状の入力
信号（１）に位相同期した出力信号、 ＋６＋Ｕ移相器
、（７）は第２の位相比較器、（８）は第１のアナログ
／デジタル変換器、（９）はヒステリシス演算回路、０
αはスイッチ回路、θ１）は正の一足電圧十Ｅ（Ｖ）。 α２は負の一定電圧−Ｅ（Ｖ）、 Ｑ３）ｔＩ′ｉ第２
のアナログ／デジタル変換器、 ａ４１は＋Ｅ（Ｖ：）
を示す２進信号、 ０５１は−Ｅ（ｖ）を示す２進信号
、 （Ｌｅはデジタルスイッチ回路、０ηはデジタル／
アナログ変換器である。 なお１図中同一符号は同一または相当部分を示す。
Claims (1)
- バースト状の入力信号と電圧制御発振器の出力信号を入
力とするπ／２移相器の出力信号とを位相比較する第１
の位相比較器と、バースト状の入力信号と電圧制御発振
器の出力信号とを位相比較する第２の位相比較器と、第
１及び第２の位相比較器の出力信号をアナログ／デジタ
ル変換する第１のアナログ／デジタル変換器と、その出
力信号を演算処理するヒステリシス演算回路と、第２の
位相比較器の出力信号の低周波成分を出力するローパス
フィルタと、このローパスフィルタの出力信号をアナロ
グ／デジタル変換する第２のアナログ／デジタル変換器
と、ヒステリシス演算回路の出力信号によつて＋Ｅ＿Ｖ
を示す２進信号、第２のアナログ／デジタル変換器の出
力信号、−Ｅ＿Ｖを示す２進信号の３通りに切換わるス
イッチ回路と、スイッチ回路の出力信号をデジタル／ア
ナログ変換するデジタル／アナログ変換器と、デジタル
／アナログ変換器の出力信号を入力とする電圧制御発振
器と、電圧制御発振器の出力信号の一方をπ／２移相す
る移相器とから成ることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099050A JPH01269320A (ja) | 1988-04-21 | 1988-04-21 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099050A JPH01269320A (ja) | 1988-04-21 | 1988-04-21 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01269320A true JPH01269320A (ja) | 1989-10-26 |
Family
ID=14236745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63099050A Pending JPH01269320A (ja) | 1988-04-21 | 1988-04-21 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01269320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097175A (ja) * | 2009-10-27 | 2011-05-12 | Mitsubishi Electric Corp | バーストデータ再生装置 |
-
1988
- 1988-04-21 JP JP63099050A patent/JPH01269320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097175A (ja) * | 2009-10-27 | 2011-05-12 | Mitsubishi Electric Corp | バーストデータ再生装置 |
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