JPH01270591A - 誘電体膜の形成方法 - Google Patents
誘電体膜の形成方法Info
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- JPH01270591A JPH01270591A JP9762988A JP9762988A JPH01270591A JP H01270591 A JPH01270591 A JP H01270591A JP 9762988 A JP9762988 A JP 9762988A JP 9762988 A JP9762988 A JP 9762988A JP H01270591 A JPH01270591 A JP H01270591A
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Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体膜の基板上への形成方法に関する。
従来、基板上への誘電体膜の形成方法としては、ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法やスパッタ法等が用いられていた。
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法やスパッタ法等が用いられていた。
しかし、上記従来技術によると、例えは酸化シリコンの
場合、Ｓ ｊＯ２と云う組成が最も安定である（すなわ
ちストイキオメトリ−である）にもかかわらすＳ ｊＯ
２と云う組成から少しずれた（すなわち酸素過多、シリ
コン過多等のアンストイキオメトリ−である）組成とな
り、その為に、誘電体膜や強誘電体膜の誘電率が一定ぜ
す、又、これら誘電体膜や強誘電体膜に電圧を印加した
場合に、誘電体膜中に電流が流れ易くなり、すなわちリ
ーク電流が発生し絶縁性が保てず、例えばこれら誘電体
膜や強誘電体膜を用いた電気容重体の′載荷保持特性が
悪くなる等の課題があった。
場合、Ｓ ｊＯ２と云う組成が最も安定である（すなわ
ちストイキオメトリ−である）にもかかわらすＳ ｊＯ
２と云う組成から少しずれた（すなわち酸素過多、シリ
コン過多等のアンストイキオメトリ−である）組成とな
り、その為に、誘電体膜や強誘電体膜の誘電率が一定ぜ
す、又、これら誘電体膜や強誘電体膜に電圧を印加した
場合に、誘電体膜中に電流が流れ易くなり、すなわちリ
ーク電流が発生し絶縁性が保てず、例えばこれら誘電体
膜や強誘電体膜を用いた電気容重体の′載荷保持特性が
悪くなる等の課題があった。
本発明は、かかる従来技術の課題を解決し、誘電率か安
定で、かつリーク電流の発生を抑制できる誘電体膜ある
いは強誘電体膜の新らしい形成方法を提供する事を目的
とする。
定で、かつリーク電流の発生を抑制できる誘電体膜ある
いは強誘電体膜の新らしい形成方法を提供する事を目的
とする。
上記課題を解決するために、本発明は誘電体膜の形成法
に係り、基板りに誘電体膜あるいは強誘電体膜を原子層
エピタキシャル法又は分子線エピタキシャル法にて形成
する手段をとる事を基本とする。
に係り、基板りに誘電体膜あるいは強誘電体膜を原子層
エピタキシャル法又は分子線エピタキシャル法にて形成
する手段をとる事を基本とする。
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示ず５ｉｎ２膜の原子層エ
ピタキシャル法である。
ピタキシャル法である。
すなわち、絶縁体や半導体あるいは金属・ａ金体等から
成る基板１の表面に、まつシリコン層２をＳ ｉ Ｈ４
力ス吸着後のＨ原子放出処理により形成し、次て酸素カ
ス中に配して、酸素層３を形成する操作を繰り返し、５
ｉｎ２膜となず訳である。
成る基板１の表面に、まつシリコン層２をＳ ｉ Ｈ４
力ス吸着後のＨ原子放出処理により形成し、次て酸素カ
ス中に配して、酸素層３を形成する操作を繰り返し、５
ｉｎ２膜となず訳である。
勿論、Ｓ ｉ Ｏ２分子を一分子層つつ積層する分子線
エピタキシャル法によ−）でＳ ｉ Ｏ２膜を形成して
も良く、更には、Ｓ ｉ ０２１模とＡ、Ｑ２０．層あ
るいは３４（ＩＮ＜層を分子層をプＶ７クラムして形成
する事もてきる。
エピタキシャル法によ−）でＳ ｉ Ｏ２膜を形成して
も良く、更には、Ｓ ｉ ０２１模とＡ、Ｑ２０．層あ
るいは３４（ＩＮ＜層を分子層をプＶ７クラムして形成
する事もてきる。
又、チタン酸バリウム膜の場合には、チタン原子とバリ
ウム原子を原子層エピタキシャル法にて形成後、酸化処
理するか、チタン原子層と酸素原子層を形成後、バリウ
ム原子層と酸素原子層を形成する操作を繰り返して膜と
なすか、あるいは酸化チタン分子と酸化バリウム分子を
交互に積Ｉ−する分子線エピタキシャル法にて形成する
事もてきる。
ウム原子を原子層エピタキシャル法にて形成後、酸化処
理するか、チタン原子層と酸素原子層を形成後、バリウ
ム原子層と酸素原子層を形成する操作を繰り返して膜と
なすか、あるいは酸化チタン分子と酸化バリウム分子を
交互に積Ｉ−する分子線エピタキシャル法にて形成する
事もてきる。
更に、ｐ ｚ ”Ｖと称されるｊ）トシルコニウム・チ
タン酸膜の場合も、釦、ジルコニウム、チタン原子及び
酸素原子の原子層毎の積み重ねや釦、ジルコニラ１＼及
びチタン原子の原子層毎の積み重ね後の酸化処理や、あ
るいは、酸化錯分子、酸化ジルコニウム分子、酸化チタ
ン分子の積層による分子線エピタキシャル法や、あるい
は原子層エピタキシャル法と分子線エピタキシャル法の
混合法によっても形成する事ができる。
タン酸膜の場合も、釦、ジルコニウム、チタン原子及び
酸素原子の原子層毎の積み重ねや釦、ジルコニラ１＼及
びチタン原子の原子層毎の積み重ね後の酸化処理や、あ
るいは、酸化錯分子、酸化ジルコニウム分子、酸化チタ
ン分子の積層による分子線エピタキシャル法や、あるい
は原子層エピタキシャル法と分子線エピタキシャル法の
混合法によっても形成する事ができる。
本発明により誘電率か〃：定で、［↓つリーク電流の少
ない、高いストイキオメトり一性を有する誘電体膜及び
強誘電体膜を形成する事ができる効果がある。
ない、高いストイキオメトり一性を有する誘電体膜及び
強誘電体膜を形成する事ができる効果がある。
第１図は本発明の一実施例を示す誘電体膜の形成方法を
示す図である。 １・・・基板 ２・・・シリコン層 ３・・・酸素層 り Ｆ 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）−．−４
−−− へり 句＼
示す図である。 １・・・基板 ２・・・シリコン層 ３・・・酸素層 り Ｆ 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）−．−４
−−− へり 句＼
Claims (2)
- （１）基板上には酸化シリコン膜や酸化アルミニウム膜
等の誘電体膜を原子層エピタキシャル法又は分子線エピ
タキシャル法にて形成する事を特徴とする誘電体膜の形
成方法。 - （２）基板上にはチタン酸バリウム膜や鉛・ストロンチ
ウム・チタン酸化物膜等の強誘電体膜を原子層エピタキ
シャル法又は分子線エピタキシャル法にて形成する事を
特徴とする誘電体膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9762988A JPH01270591A (ja) | 1988-04-20 | 1988-04-20 | 誘電体膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9762988A JPH01270591A (ja) | 1988-04-20 | 1988-04-20 | 誘電体膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270591A true JPH01270591A (ja) | 1989-10-27 |
Family
ID=14197468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9762988A Pending JPH01270591A (ja) | 1988-04-20 | 1988-04-20 | 誘電体膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270591A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1096042A1 (en) * | 1999-10-25 | 2001-05-02 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| KR20020064624A (ko) * | 2001-02-02 | 2002-08-09 | 삼성전자 주식회사 | 반도체소자의 유전체막 및 그 제조방법 |
| KR100451037B1 (ko) * | 2000-12-08 | 2004-10-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2022136569A (ja) * | 2021-03-08 | 2022-09-21 | 株式会社クリエイティブコーティングス | チタン酸バリウム膜の製造方法 |
-
1988
- 1988-04-20 JP JP9762988A patent/JPH01270591A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1096042A1 (en) * | 1999-10-25 | 2001-05-02 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| KR100451037B1 (ko) * | 2000-12-08 | 2004-10-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| KR20020064624A (ko) * | 2001-02-02 | 2002-08-09 | 삼성전자 주식회사 | 반도체소자의 유전체막 및 그 제조방법 |
| JP2022136569A (ja) * | 2021-03-08 | 2022-09-21 | 株式会社クリエイティブコーティングス | チタン酸バリウム膜の製造方法 |
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