JPH01272148A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶装置の構成に間し、特にスタティッ
クラム（ＲＡＭ）用メモリセルの構成に間する。

［従来の技術］ 電界効果トランジスタ（以下、Ｍ　ＯＳＦ　Ｅ　Ｔ　）
を用いるスタティックＲＡＭ用メモリセルの回路は第４
図に示す回路が主流となっている。第４図においてＮチ
ャンネルＭＯＳＦＥＴＮＩ　１及びＮ１２のソースは接
地電位（ＧＮＤと記す）に接続される。ＮチャンネルＭ
Ｏ９ＦＥＴＮＩ　１のドレイン及びＮチャンネルＭＯＳ
ＦＥＴＮｉ２のゲートは節点Ａ２て共通に接続され、Ｎ
チャンネルＭＯＳＦＥＴＮｌ２のドレイン及びＮチャン
ネルＭＯＳＦＥＴＮ１１のゲートは節点Ｂ２で共通に接
続される。節点Ａ２．Ｂ２は電源（ＶＤＤと記す）の間
にそれぞれ抵抗Ｒ１１，Ｒ１２が接続される。

また節点Ａ２とビット線りの間にはＮチャンネルＭＯＳ
ＦＥＴＮ１３が、節点Ｂ２とビット線Ｄ（オーバーパー
）の間にＮチャンネルＭＯＳＦＥＴＮ１４が接続され、
ＮチャンネルＭＯＳＦＥＴＮ１３、Ｎ１４のゲートには
ワード線Ｗが接続される。第５図は第４図の回路を半導
体基板上に作成する際のレイアウトの一例を示す平面図
である。

３０１はＮチャンネルＭＯ３ＦＥＴＮＩ　１のソース、
トレインとなる単結晶シリコン基板上に形成されたＮ型
領域、３０．２は第１の多結晶シリコンで形成されたＮ
チャンネルＭＯ５ＦＥＴＮＩＩのゲート電極である。３
０３はＮチャンネルＭＯＳＦＥＴＮ１２．Ｎ１４となる
Ｎ型領域であり、３０４は第１の多結晶シリコン層で形
成されたＮチャンネルＭＯＳＦＥＴＮｌ２のゲート電極
である。

３０５はＮチャンネルＭＯＳＦＥＴＮ１３となるＮ型領
域であり、３０６はＮチャンネルＭＯＳＦＥＴＮ１３．
Ｎ１４のゲート電極となる第１の多結晶シリコン層で形
成されたワード線Ｗである。

点線３０７はＮ型領域と第１の多結晶シリコン層を接続
する領域である。３１１，３１２はそれぞれ抵抗Ｒ１１
，Ｒ１２となる第２の多結晶シリコン層であり、３】３
は第１と第２の多結晶シリコン層を接続する領域である
。第４図におけるＶＤＤ、ＧＮＤあるいはビット線り、
Ｄ（オーバーパー）との接続については後述する本発明
における真に重要な部分ではないので省略する。

第４，５図に示した例は負荷抵抗型セルと呼ばれるもの
で記憶動作である状態の保持はＮチャンネルＭＯＳＦＥ
ＴＮＩＩと抵抗Ｒ１、ＮチャンネルＭＯＳＦＥＴＮ１２
と抵抗Ｒ２の抵抗比を用いて行われる。一般にＮチャン
ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの抵抗値はゲート電極が高レ
ベル（ＶＤＤと同一電位）で導通状態であるときはキロ
オーム（ＫΩ）のオーダーであり、ゲート電極が低レベ
ル（ＧＮＤと同一電位）で非導通状態であるときは数百
テラΩ（ＴΩ）のオーダーとなる。抵抗Ｒ１，Ｒ２はメ
ガΩ（ＭΩ）からギガオーム（ＧΩ）程度で設計される
。

いま、かりに外部より節点Ａ２が高レベルに、節点Ｂ２
が低レベルに書き込まれたとすると、節点Ｂ２のレベル
によりＮチャンネルＭＯＳ　Ｆ　Ｅ　ＴＮｉｌは非導通
状態となり節点Ａ２は抵抗Ｒ１によってＶＤＤに接続さ
れていると見ることができ、節点Ａ２は高レベルに保持
される。ＮチャンネルＭＯＳＦＥＴＮｌ２は節点Ａ２の
レベルにより導通状態となり節点Ｂ２のレベルはＮチャ
ンネルＭＯＳＦＥＴＮ１２と抵抗Ｒ１の抵抗比で決定さ
れ、上述したように抵抗Ｒ２の抵抗値は導通時のＭＯＳ
ＦＥＴの抵抗値に比べて３桁以上大きいので節点Ｂ２は
極めてＧＮＤに近い電位に保持される。

［発明が解決しようとする問題点］ 上述した従来例では、ＩＩ　ＬＩＴレベルの節点８２側
は抵抗Ｒ２とＮチャンネルＭＯＳＦＥＴＮ１２によりＶ
ＤＤとＧＮＤの間に直流路が形成され、その消費電力は
抵抗Ｒ２でほぼ決定される。このため消費電力を低減す
る目的で抵抗Ｒ１，Ｒ２は高抵抗に設計されている。例
えば最近発表された１メガビットＳＲＡＭでは数千０Ω
〜数ＴΩにもなっている。次世代の大容量メモリでは消
費電力低減のためにさらなる高抵抗が要求される。この
ため抵抗値はＭＯＳＦＥＴの非導通時の抵抗値と極めて
近くなり第４図の例では外部雑音やα線等により急激に
節点Ａ２から電荷の流失が起こった場合にＶＤＤからの
充電を抵抗Ｒ１により行うことができず記憶した情報が
破壊されるという欠点がある。また実際の素子の製造に
於て第５図３１１．３１２に示すように多結晶シリコン
層に極めて高い抵抗を製造することは技術的に困難さを
伴うという欠点がある。

［発明の従来技術に対する相違点］ 上述した従来のスタティックＲＡＭ用メモリセルに対し
、本発明は抵抗の替わりに能動素子を用いることにより
高レベル節点からのα線などによって起きる急激な電荷
の流失に対する保証を行いスタティック動作を可能にす
るという相違点を有する。また抵抗に比べると製造も比
較的容易になる。

［問題点を解決するための手段］ 本発明の要旨は半導体基板上に形成された一導電型の第
１及び第２の電界効果トランジスタと、シリコン薄膜に
形成された前記一導電型の第３及び第４の電界効果トラ
ンジスタとで構成され、前記第１および第４の電界効果
トランジスタのゲート電極は第１の導電層で共通に形成
され、前記第２及び第３の電界効果トランジスタのゲー
ト電極は第２の導電層で共通に形成され、前記第１及び
第２の電界効果トランジスタのソースは第１の電源に接
続され、前期第３及び第４の電界効果トランジスタのド
レインは第２の電源に接続され、前記第１の電界効果ト
ランジスタのドレインと前記第３の電界効果トランジス
タのソースとを接続した第１の節点と、前記第１の節点
と前記第２の導電層を接続する第１の抵抗製素子と、前
記第２の電界効果トランジスタのドレインと前記第４の
電界効果トランジスタのソースとを接続した第２の節点
と、前記第２の節点と前記第１の導電層とを接続する第
２の抵抗製素子とを有することである。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の第１実施例を示す回路図である。Ｎ１
〜Ｎ４は半導体基板上に形成されるＮチャンネルＭＯ９
ＦＥＴであり、ＧＮＤ、ワード線Ｗ、ビット線り、Ｄ（
オーバーパー）あるいは節点Ａ、　　Ｂとの接続関係は
第４図のＮｌｌ−Ｎ１４、ＧＮＤ、　Ｗ、　　Ｄ、　　
Ｄ　（オーバーパー）あるいはＡ２、Ｂ２と同一である
。第１図の特徴は第４図におけるＶＤＤと節点Ａ２、Ｂ
２との間に接続された抵抗Ｒ１１，Ｒ１２の替わりにシ
リコン薄膜内にソース、ドレイン及びチャンネル領域を
形成するＮチャンネル薄膜トランジスタ（Ｔｈｉｎ　　
Ｆｉｌｍ　　Ｔｒａｎｓｉｓｔｏｒ：以下ＴＦＴと記す
）ＴＮＩ、ＴＮ２を用い、また節点ＡとＮ２、ＴＮＩの
ゲート電極Ｃの間に抵抗Ｒ１を節点ＢとＮｌ、ＴＮ２の
ゲート電極りの間に抵抗Ｒ２を挿入したことである。ゲ
ート電極Ｃ，Ｄについている容ｆｆ１ｃ１．Ｃ２はゲー
ト容量などの寄生容量であるが別に容量素子を設けるこ
とができる。

第１図に示す本発明による回路の動作は、仮に外部から
節点Ａに高レベルが節点Ｂに低レベルが書き込まれたと
すると、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｎ　２のみ導通し、他
のＮｌ、ＴＮＩ、ＴＮ２は非導通となる。

これにより節点ＢはＮ２を通して接地電位に放電され続
け、節点ＡはＶ　Ｄ　Ｄ、　　Ｇ　Ｎ　Ｄ双方と切り離
されて高レベルが保持される。

ここでα線などによって接点Ａの電荷が急激に流失した
場合、ゲート電極Ｃの電荷は抵抗Ｒ１、容ｆｆ１ｃ１に
より節点Ａよりある一定の遅れをもって放電される。こ
のためＴＰＴＴＮｌのソース（節点Ａ）とゲート（電極
Ｃ）の間に電位差が生じ、ＴＦＴＴＮＩが導通してＶＤ
Ｄより節点Ａに電荷を供給し、情報が破壊されるのを防
ぐ。

次に本実施例を半導体基板上に作成する際のレイアウト
について説明する。第２Ａ図はそのレイアウトを示す平
面図であり、第２Ｂ図は第２八図中のｘ−ｘ’断面図で
ある。図において１はＮチャンネルＭＯ５ＦＥＴＮＩと
なる単結晶シリコン　。

基板上に形成されたＮ型領域、２はＮチャンネルＭＯ５
ＦＥＴＮＩ及びＴＦＴＴＮ２のゲート電極りとなる多結
晶シリコン層、３はＮチャンネルＭＯＳＦＥＴＮ２．Ｎ
４となるＮ型領域、４はＮチャンネルＭＯＳＦＥＴＮ２
及びＴＦＴＴＮＩのゲート電極Ｃとなる多結晶シリコン
層、５はＮチャンネルＭＯＳＦＥＴＮ４となるＮ型領域
、６はＮチャンネルＭＯＳＦＥＴＮ３．Ｎ４のゲート電
極となる多結晶シリコン層で形成されたワード線Ｗ。

７はＮ型領域と多結晶シリコン層を接続する領域、８は
ＴＰＴＴＮ２となるシリコン薄膜、９はＴＦＴＴＮＩと
なるシリコン薄膜である。８．９は第２Ｂ図に示すよう
にそれぞれ多結晶シリコン２゜４上にゲート絶縁膜とな
る薄い絶縁膜を介して設けられる。１０は多結晶シリコ
ン層とシリコン薄膜の接続領域であり、同時に３つの異
なる層を互いに接続した形になっている。１１は多結晶
シリコン２，４の一部に設けられた高抵抗領域であり、
１２はＮ型領域同士を分離する絶縁層である。

第２Ａ図〜第２Ｂ図において、ａ、　　ｂはＴＦＴＴＮ
Ｉ、ＴＮ２のチャンネル領域である。ａ、　　ｂの形成
には第２Ｂ図に示すようにシリコン薄膜がゲート電極上
にあるので、ＴＰＴのソース、ドレインを形成する際に
チャンネル領域上に、フォトレジストなどによる不純物
拡散の阻止材を形成する必要があるが、チャンネル領域
を下部の電極より大きな範囲に形成することにより、非
導通時のリーク電流を減少させることができる。

第３Ａ図は本発明の第２実施例のレイアウトを示す平面
図、第３Ｂ図は第３Ａ図のｘ−ｘ’断面図である。第３
Ａ図〜第３Ｂ図における２０１〜２０９．２１１，２１
２．ｃ、ｄはそれぞれ第２Ａ図〜第２Ｂ図の１〜９．　
１１．　１２．　　ａ、　　ｂに対応する。本実施例の
特徴は第３Ｂ図に示すようにシリコン薄膜を多結晶シリ
コン層の下部に設けたことにある。したがって、Ｎ型領
域とシリコン薄膜の接続領域２１３と、シリコン薄膜と
多結晶シリコン層の接続領域２１４が新たに加わる。

本実施例においては、ＴＰＴのチャンネルＣ２ｄを形成
する際に多結晶シリコンを不純物拡散の阻止材として自
己整合的にソース、トレイン領域を形成でき、第１実施
例に比へ製造工程を簡略化できる利点がある。

［発明の効果コ 以上説明したように本発明は従来例の受動阻止である抵
抗に対して能動阻止であるＴＰＴを用いることにより、
高レベル節点からの急激な電荷の流失に対する保証を行
い、より安定なスタティック動作を得ることができる。

又抵抗阻止も従来例のような極めて高抵抗にする必要が
ないため、従来例の抵抗阻止に比べると製造が容易に行
うことができる。

尚、ＴＰＴとなるシリコン薄膜についてその結晶性はど
のようなものを用いてもよい。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２Ａ図は
第１実施例を半導体基板上に作成する際のレイアウトを
示す平面図、第２Ｂ図は第２Ａ図のｘ−ｘ’断面図、第
３Ａ図は本発明の第２実施例のレイアウトを示す平面図
、第３Ｂ図は第３Ａ図のｘ−ｘ’断面図、第４図は従来
例の回路図、第５図は従来例を半導体基板上に作成する
際のレイアウトを示す平面図である。 Ｎ１〜Ｎ４゜ Ｎｉｌ〜Ｎ１４・・・ＮチャンネルＭＯ９ＦＥＴ。 ＴＮＩ、ＴＮ２・・・シリコン薄膜トランジスタ、Ｒ１
，Ｒ２，Ｒ１１，Ｒ１２・・・抵抗性素子、ＣＩ、Ｃ２
・・・・・容量、 Ａ、Ｂ、Ａ２．Ｂ２・　・・節点、 Ｃ，Ｄ・・・・・・ゲート電極、 ＶＤＤ・・・・・　・電源、 Ｗ・　・　・　・　・　・　・　・ワード線、Ｄ、Ｄ（
オーバーパー）・・・・ビット線、１、　３．　５．　
２０１゜ ２０３、　２０５．　３０１゜ ３０３．３０５・・・・・・・・・Ｎ型領域、２、　４
．　６．　２０２゜ ２０４、　２０６．　３０２゜ ３０４．３０６・・・・・・・多結晶シリコン層、７．
２０７，３０７・・・Ｎ型領域と多結晶シリコン層の接
続領域、 ８．９，２０８，２０９・・・シリコン薄膜、１０．２
１４・・・・・・シリコン薄膜と多結晶シリコン層の接
続領域、 ２１３・・・Ｎ型領域とシリコン薄膜の接続領域、１１
．２１１・・・・多結晶シリコン層に設けた高抵抗領域
、 １２．２１２・　・　・　・絶縁層、 ３１１．３１２・・・抵抗となる第２の多結晶シリコン
層、 ３１３・・・・３１１と３０２，３１２と３０３の接続
領域、 ａ、　　ｂ、　　ｃ、　　ｄ・・・ＴＦＴのチャンネル
領域。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 第１図 第２Ａ図 第２Ｂ図 第３Ａ図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された一導電型の第１及び第２の電
   界効果トランジスタと、シリコン薄膜に形成された前記
   一導電型の第３及び第４の電界効果トランジスタとで構
   成され、前記第１および第４の電界効果トランジスタの
   ゲート電極は第１の導電層で共通に形成され、前記第２
   及び第３の電界効果トランジスタのゲート電極は第２の
   導電層で共通に形成され、前記第１及び第２の電界効果
   トランジスタのソースは第１の電源に接続され、前期第
   ３及び第４の電界効果トランジスタのドレインは第２の
   電源に接続され、前記第１の電界効果トランジスタのド
   レインと前記第３の電界効果トランジスタのソースとを
   接続した第１の節点と、前記第１の節点と前記第２の導
   電層を接続する第１の抵抗性素子と、前記第２の電界効
   果トランジスタのドレインと前記第４の電界効果トラン
   ジスタのソースとを接続した第２の節点と、前記第２の
   節点と前記第１の導電層とを接続する第２の抵抗性素子
   とを有することを特徴とした半導体記憶装置。