JPH10222984A - Ｎチャンネル薄膜トランジスタ負荷装置を有するｓｒａｍ格納セルの構造及び製造方法 - Google Patents

Ｎチャンネル薄膜トランジスタ負荷装置を有するｓｒａｍ格納セルの構造及び製造方法

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JPH10222984A
JPH10222984A JP9350773A JP35077397A JPH10222984A JP H10222984 A JPH10222984 A JP H10222984A JP 9350773 A JP9350773 A JP 9350773A JP 35077397 A JP35077397 A JP 35077397A JP H10222984 A JPH10222984 A JP H10222984A
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JP
Japan
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transistors
thin film
channel
memory cell
random access
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JP9350773A
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Inventor
C Chan Tsuiu
シイ． チャン ツィウ
Roy N Nguyen
エヌ． ニューエン ロイ
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Abstract

(57)【要約】 【課題】 供給電圧に依存することがなく電源から切断
することを必要とすることのない薄膜トランジスタを負
荷装置として使用したＳＲＡＭセル及びその製造方法を
提供する。 【解決手段】 本発明によれば、ＳＲＡＭセルは、反転
回路として作用する一対のＮチャンネルトランジスタ
と、該セルに対し制御機能を行なう一対のＮチャンネル
トランジスタと、ＳＲＡＭセルのＮチャンネルインバー
タトランジスタに対して負荷装置を提供すべくゲートと
ソースとが短絡されておりデプリションモードにある一
対のＮチャンネル薄膜トランジスタとを有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路構成
体及びその製造方法に関するものであって、更に詳細に
は、ＮチャンネルデプリションＴＦＴ負荷装置を具備す
るＳＲＡＭセルの構成体及びその製造方法に関するもの
である。
【０００２】
【従来の技術】ＣＭＯＳスタティックＲＡＭアクセスメ
モリ（ＳＲＡＭ）は、速度、低パワー及びリフレッシュ
の条件がないことの組合わせの結果として半導体及びコ
ンピュータ業界において使用されている。ＳＲＡＭセル
のトランジスタはコンデンサが充電され且つ放電される
場合よりもより高速でスイッチさせることが可能である
ので、ＤＲＡＭセルの場合よりも、ＳＲＡＭセルの場合
には情報をより高速で書込且つ読み出すことが可能であ
る。然しながら、従来のＳＲＡＭセルの欠点は、このよ
うなセルがＤＲＡＭセルよりも大きな速度及び安定性を
達成するためにはより多くの面積を必要としていたとい
うことである。
【０００３】ＳＲＡＭセルは、２つのＮチャンネルトラ
ンジスタと２つのＰチャンネルトランジスタとを具備す
る交差結合させたＣＭＯＳインバータを使用して形成す
ることが可能である。典型的に、該セルは、スタンダー
ドのＳＲＡＭセルの場合には２つのＮチャンネル制御ゲ
ートによって及び２ポートメモリ装置の場合には４つの
制御ゲートを使用してアクセスされる。
【０００４】Ｐチャンネルトランジスタを他の装置で置
換することによってＳＲＡＭセルを改善するための多く
の試みがなされている。例えば、ある場合には、Ｐチャ
ンネルトランジスタは、抵抗性負荷装置としてポリシリ
コン抵抗の連続したダイオードで置換されている。然し
ながら、連続したダイオードの抵抗値はより低い電圧及
びより低い温度において著しく増加する。例えば、抵抗
値は、８０℃の場合と比べて０℃においては１０倍高い
場合がある。
【０００５】更に、ＳＲＡＭセルの機能テスト期間中に
発生する主要な単一ビット障害は低温における低電圧で
のデータ維持である。これらの単一ビット障害は、格納
即ち記憶ノードにおけるリーク電流の量が、低電圧及び
低温期間中において連続ダイオード抵抗によって供給す
ることの可能な電流の量を超える場合に発生する。
【０００６】この問題を解決するための１つの試みは、
連続ダイオードの全体的な抵抗値を減少させることであ
った。然しながら、１個のセルの負荷抵抗値が減少され
る場合には、スタンバイ電流の量が著しく上昇し、従っ
てそのセルの電力散逸を増加させることとなる。
【０００７】別の従来技術のアプローチは、負荷装置と
してポリシリコン抵抗装置を使用することであった。こ
の場合には、連続抵抗値ダイオードアプローチの場合よ
りも電圧依存性は低いものであるが、高温抵抗値と比較
して低温度におけるより高い抵抗値の場合には尚且つ温
度依存性が蔓延している。
【０００８】ＰチャンネルＭＯＳＦＥＴ装置は格納（記
憶）ノードのリークを維持するために低オフ電流及び高
オン電流を供給する。然しながら、プルダウントランジ
スタが高いリークを示す場合には、スタンバイ電流を減
少させるためにＶｃｃを電気的に切断せねばならない。
更に、Ｐチャンネル装置の場合には、セル面積が上述し
たその他の装置の場合よりもかなり大きい。このような
セル及びその製造方法については米国特許第５，１８
７，１１４号に記載されている。
【０００９】ＳＲＡＭセルにおける負荷装置の問題の幾
つかを解決するための別の従来技術の試みは、負荷装置
としてＰチャンネル薄膜トランジスタを使用することで
あった。然しながら、ＰチャンネルＴＦＴは低オフ電流
及び高オン電流で製造することが困難であり、且つオン
及びオフ電流を制御する上で大きな影響を有するドレイ
ン注入の整合オフセットを必要とするものである。更
に、ＰチャンネルＴＦＴは連続ダイオード負荷構成の場
合よりも少なくとも５０％大きなセル面積を有してい
る。
【００１０】電圧変動から比較的影響を受けることがな
く、ソース／ドレインオフセットを必要とすることがな
く、プルダウントランジスタが高いリーク電流を示す場
合にＶｃｃラインを切断させることを必要とすることが
なく、且つ低Ｖｃｃから高Ｖｃｃへの電流を制御するこ
とによって電力及びエネルギを節約することの可能なＳ
ＲＡＭセルに対する必要性が存在している。
【００１１】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、Ｎチャンネル薄膜トランジスタ負荷装置を
具備するＳＲＡＭセル及びその製造方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、改良さ
れたＳＲＡＭセルが提供され、それは、反転回路として
作用する一対のＮチャンネルトランジスタと、該セルに
対して制御機能を達成する一対のＮチャンネルトランジ
スタと、該ＳＲＡＭセルのＮチャンネルインバータトラ
ンジスタに対する負荷装置を提供すべくゲートとソース
とが短絡されているデプリションモードにある一対の薄
膜トランジスタとを有している。
【００１３】本発明に基づいてＳＲＡＭセルを製造する
方法は、活性及びフィールド分離層を形成し、ゲート電
極を画定し且つパスゲート及びプルダウントランジスタ
を形成し、ＴＥＯＳを付着形成し、共用コンタクト１
（ＳＣ１）をパターン形成し且つエッチングし、ポリシ
リコン層２を付着形成し、ＮチャンネルＴＦＴ用のゲー
ト電極及び局所的相互接続を形成し、所望のシート抵抗
（ρ）へ燐を注入し、所定温度で所定時間にわたりアニ
ーリングし、ポリシリコン層２をパターン形成すると共
にエッチングし、ＮチャンネルＴＦＴ用のゲート誘電体
を形成するために所定厚さにＴＥＯＳを付着形成し、所
定時間にわたり所定温度でアニーリングし、共用コンタ
クト２（ＳＣ２）をパターン形成すると共にエッチング
し、ポリシリコン層３を付着形成し、ポリシリコン層３
をパターン形成すると共にエッチングし、Ｎチャンネル
ＴＦＴ注入を全体的に行ない、ＴＦＴをパターン形成
し、Ｎ＋ＴＦＴソース／ドレインを注入し、誘電体を付
着形成し、コンタクト及びメタル相互接続を付与する、
上記各ステップを有している。
【００１４】本発明に基づくＳＲＡＭセルは事実上供給
電圧に依存するものではなく、プルダウントランジスタ
が高いリーク電流を有する場合であっても供給電圧を電
気的に切断させることを必要とするものではなく、且つ
負荷装置がＳＲＡＭセル内において定電流源として作用
することが可能であるという利点を有している。
【００１５】
【発明の実施の形態】以下に説明する処理ステップ及び
構成は、集積回路を製造するための完全な処理の流れを
構成するものではない。本発明は、従来技術において現
在使用されている集積回路製造技術に関連して実施する
ことが可能なものであり、従って本発明を理解するのに
必要と思われる重要な処理ステップについて特に説明す
る。製造過程における集積回路の一部の断面を概略的に
示した添付の図面は縮尺通りに描いたものではなく、本
発明の重要な特徴をより良く示すために適宜拡縮して示
してある。
【００１６】図１を参照すると、従来のＳＲＡＭセルが
示されており、その場合に、ＰチャンネルＴＦＴトラン
ジスタが負荷装置として使用されている。トランジスタ
Ｔ１及びＴ２はＰチャンネルトランジスタであって、そ
れらは、セル内の、夫々プルダウントランジスタＴ３及
びＴ４に対する負荷装置として作用する。トランジスタ
Ｔ５及びＴ６はＳＲＡＭセルの制御トランジスタであ
る。図１の従来の回路は本発明の背景として従来技術の
項において前述した欠点を有している。
【００１７】次に、図２を参照して、本発明を実施化し
たＳＲＡＭセル２０について説明する。セル２０は、夫
々負荷装置２６及び２８を具備するプルダウントランジ
スタ２２及び２４から構成されている交差結合されたイ
ンバータを有しており、プルダウントランジスタ２２及
び２４はＮチャンネル装置であり、且つ負荷トランジス
タ２６及び２８はデプリションモードＮチャンネル薄膜
トランジスタであって、それらのゲートとソースとは共
通接続している。トランジスタ３０及び３２は本セルを
メモリアレイ５０におけるビット線及びワード線へ接続
させる制御トランジスタである（図６参照）。
【００１８】次に図３及び４を参照すると、従来のＳＲ
ＡＭセル及び本発明に基づくＳＲＡＭセルの電流／電圧
特性が示されている。図３のグラフにおいて示されてい
る実線の直線は連続型ダイオードによって形成されるよ
うな抵抗性負荷を表わしている。注意すべきであるが、
負荷の電流電圧特性はＶｃｃが変化すると共に直線的に
変化可能である。
【００１９】同様に、ダイオード負荷を電流対電圧特性
を有する点線で示してあり、それは大略Ｓ字状形状であ
る。注意すべきであるが、電圧が０からセルが不安定に
なる点まで電流は低く、次いで、電圧がＶｃｃに近付く
に従い電流はより迅速に増加する。
【００２０】対照的に、図４は本発明に基づくＳＲＡＭ
セルの電流対電圧特性を示している。電圧が０からある
比較的低い値へ増加するに従い電流が初期的に上昇した
後に、Ｖｃｃがその低い電圧から最大のＶｃｃへ変化す
る場合に電流の量は比較的一定に留まる。これは著しく
安定なセルを与えており且つセルにおける電圧依存性を
取除いている。それは、更に、従来のセルよりも著しく
小さな電流の排出を有するセルを与えている。
【００２１】次に図５を参照して、本発明に基づくＳＲ
ＡＭセルの物理的構造及びその製造方法について説明す
る。活性領域５２及び分離領域５４を基板５０に形成す
る。次いで、ゲート酸化物５３及びゲート電極５５（第
一ポリシリコン層）を付着形成する。次いで、分離層５
７、ＴＦＴゲート電極５８及びＴＦＴゲート酸化物５６
を付着形成する。次いで、ゲート電極５８の上にソース
／ドレイン層６０を付着形成する。
【００２２】次に、本発明に基づいて負荷装置としてＮ
チャンネルデプリションモードトランジスタを使用する
６トランジスタＳＲＡＭ格納（記憶）セルを製造するプ
ロセスについて説明する。
【００２３】活性及びフィールド分離層を形成する。次
いで、ゲート酸化物及びゲート電極層を付着形成する。
パスゲート及びプルダウントランジスタ、層結晶シリコ
ンＰ１用のトランジスタ画定を形成する。次いで、約１
０００Åと２０００Åとの間のＴＥＯＳからなる層を付
着形成する。次いで、共用コンタクト１（ＳＣ１）をパ
ターン形成し且つエッチングする。次いで、ポリシリコ
ン層Ｐ２を付着形成し、それは局所的相互接続及びＮチ
ャンネルＴＦＴ用のゲート電極を包含している。次い
で、燐をイオン注入して所望のシート抵抗を達成する。
次いで、本構成体を約３０分の間約８００℃と８５０℃
との間でアニーリングする。
【００２４】次いで、ポリシリコン層Ｐ２をパターン形
成し且つエッチングする。次いで、約２００Åと６００
Åとの間のＴＥＯＳの層を付着形成して約３０分の間約
８００℃と８５０℃との間においてＮチャンネルＴＦＴ
用のゲート誘電体膜を形成する。次いで、層共用コンタ
クト２（ＳＣ２）をパターン形成し且つエッチングす
る。ポリシリコン層Ｐ３を付着形成し、次いでパターン
形成すると共にエッチングする。次いで、所望のドレイ
ン電流を得るために適宜の砒素又は燐で本構成体全体に
わたり一様にＮ型のＴＦＴチャンネル注入を行なう。Ｎ
＋ソース／ドレイン層をパターン形成し、且つ適宜のド
ーズの砒素又は燐をＮ＋ソース／ドレイン層内に注入さ
せて所望のドレイン電流を達成する。最後に、コンタク
ト及び金属相互接続を形成して回路を完成する。
【００２５】図６を参照して、本発明を実施化したＳＲ
ＡＭセルアレイについて説明する。アレイ７０は行及び
列の形態で配列させた多数のセル２０（図２参照）を有
している。各セルは、ワード線７２，．．．，７４へ接
続すると共に一対のビット線８２，．．．，８４へ接続
している。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 負荷装置としてＰチャンネルトランジスタを
使用した従来のＳＲＡＭセルを示した概略図。
【図２】 本発明に基づくＳＲＡＭセルを示した概略
図。
【図３】 従来のＳＲＡＭセルに対する電流・電圧特性
を示したグラフ図。
【図４】 本発明に基づくＳＲＡＭセルの電流・電圧特
性を示したグラフ図。
【図５】 本発明に基づくＳＲＡＭセルを示した概略断
面図。
【図６】 本発明を実施したＳＲＡＭセルアレイを示し
た概略図。
【符号の説明】
２０ ＳＲＡＭセル ２２，２４ プルダウントランジスタ ２６，２８ 負荷装置 ３０，３２ 制御トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロイ エヌ． ニューエン アメリカ合衆国， テキサス 75007， カーロルトン， ブライトン ドライブ 1724

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 スタティックランダムアクセスメモリセ
    ルにおいて、 第一及び第二Ｎチャンネルトランジスタが設けられてお
    り、前記トランジスタの各々の第一要素は第一電圧源へ
    接続しており、 前記第一及び第二トランジスタの各々の第二要素は夫々
    のＮチャンネル薄膜トランジスタの第一要素へ接続して
    おり、前記第一及び第二トランジスタは、夫々、前記第
    二及び第一トランジスタの第二要素へ交差結合されてい
    る制御要素を有している、ことを特徴とするスタティッ
    クランダムアクセスメモリセル。
  2. 【請求項２】 請求項１において、前記薄膜トランジス
    タの各々が夫々の第一要素を第二電圧源へ接続してお
    り、且つ前記薄膜トランジスタの各々は、夫々、これら
    薄膜トランジスタの第二要素及び前記反対の第二及び第
    一トランジスタの制御要素へ接続している制御要素を有
    していることを特徴とするスタティックランダムアクセ
    スメモリセル。
  3. 【請求項３】 請求項１において、前記薄膜トランジス
    タの各々のＮチャンネルがデプリションモードＮチャン
    ネルであることを特徴とするスタティックランダムアク
    セスメモリセル。
  4. 【請求項４】 請求項１において、更に、前記セルを入
    力及び出力データ線へ接続させる第一及び第二制御トラ
    ンジスタが設けられていることを特徴とするスタティッ
    クランダムアクセスメモリセル。
  5. 【請求項５】 １つ又はそれ以上のＳＲＡＭメモリセル
    を有するスタティックランダムアクセスメモリセルアレ
    イにおいて、各このようなメモリセルが、 各々が第一電圧源へ接続している第一要素を具備する第
    一及び第二Ｎチャンネルトランジスタを有しており、 前記第一及び第二トランジスタの各々の第二要素が夫々
    のＮチャンネル薄膜トランジスタの第一要素へ接続して
    おり、前記第一及び第二トランジスタが夫々第二及び第
    一トランジスタの第二要素へ交差結合されている制御要
    素を具備している、ことを特徴とするスタティックラン
    ダムアクセスメモリセルアレイ。
  6. 【請求項６】 請求項５において、前記薄膜トランジス
    タの各々が夫々の第一要素を第二電圧源へ接続してお
    り、且つ前記薄膜トランジスタの各々がこのような薄膜
    トランジスタの第二要素及び夫々反対の第二及び第一ト
    ランジスタの制御要素へ接続している制御要素を具備し
    ていることを特徴とするスタティックランダムアクセス
    メモリセルアレイ。
  7. 【請求項７】 請求項５において、前記薄膜トランジス
    タの各々のＮチャンネルがデプリションモードＮチャン
    ネルであることを特徴とするスタティックランダムアク
    セスメモリセルアレイ。
  8. 【請求項８】 請求項５において、更に、前記セルを入
    力及び出力データ線へ接続させるための第一及び第二制
    御トランジスタが設けられていることを特徴とするスタ
    ティックランダムアクセスメモリセルアレイ。
  9. 【請求項９】 半導体装置構成体を製造する方法におい
    て、 活性及びフィールド分離領域を形成し、 ゲート酸化物層及びゲート電極層を付着形成し、 パスゲート用のトランジスタ及びプルダウン装置を形成
    し、 第一厚さを有する第一ＴＥＯＳ層を付着形成し、 第一共用コンタクト層をパターン形成すると共にエッチ
    ングし、 要素間の相互接続及びＮチャンネルＴＦＴ用のゲート電
    極を形成するために第一ポリシリコン層を付着形成し、 所定の導電度を得るために燐を注入し、 本構成体を所定時間にわたり所定温度でアニーリング
    し、 第二ポリシリコン層を付着形成し、 前記第二ポリシリコン層をパターン形成すると共にエッ
    チングし、 Ｎチャンネル薄膜トランジスタ用のゲート誘電体を形成
    するために第二厚さを有するＴＥＯＳの第二層を付着形
    成し、 本構成体を所定時間にわたり所定温度でアニーリング
    し、 第二共用コンタクト層をパターン形成するとともにエッ
    チングし、 第三ポリシリコン層を付着形成し、 前記第三ポリシリコン層をパターン形成すると共にエッ
    チングし、 ＮチャンネルＴＦＴ注入を全体にわたって行ない、 前記ＴＦＴをパターン形成し、 Ｎ＋ＴＦＴソース・ドレインを注入し、 誘電体層を付着形成し、 コンタクを他の回路へ接続させる、上記各ステップを有
    することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記付着形成した
    ＴＥＯＳの厚さが１０００Åと２０００Åとの間である
    ことを特徴とする方法。
  11. 【請求項１１】 請求項９において、前記付着形成した
    ＴＥＯＳの厚さが２００Åと６００Åとの間であること
    を特徴とする方法。
  12. 【請求項１２】 請求項９において、前記アニーリング
    時間が２５分と３５分との間であることを特徴とする方
    法。
  13. 【請求項１３】 請求項９において、前記アニーリング
    温度が８００℃と８５０℃との間であることを特徴とす
    る方法。
JP9350773A 1996-12-27 1997-12-19 Ｎチャンネル薄膜トランジスタ負荷装置を有するｓｒａｍ格納セルの構造及び製造方法 Pending JPH10222984A (ja)

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Application Number Priority Date Filing Date Title
US08/774911 1996-12-27
US08/774,911 US5870330A (en) 1996-12-27 1996-12-27 Method of making and structure of SRAM storage cell with N channel thin film transistor load devices

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JPH10222984A true JPH10222984A (ja) 1998-08-21

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JP9350773A Pending JPH10222984A (ja) 1996-12-27 1997-12-19 Ｎチャンネル薄膜トランジスタ負荷装置を有するｓｒａｍ格納セルの構造及び製造方法

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066971A (en) * 1997-10-02 2000-05-23 Motorola, Inc. Integrated circuit having buffering circuitry with slew rate control
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
WO2006012444A2 (en) * 2004-07-21 2006-02-02 Duke University Low-power, p-channel enhancement-type metal-oxide semiconductor field-effect transistor (pmosfet) sram cells
US7372720B1 (en) * 2005-02-16 2008-05-13 Altera Corporation Methods and apparatus for decreasing soft errors and cell leakage in integrated circuit structures

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2523488B2 (ja) * 1986-04-18 1996-08-07 株式会社日立製作所 半導体記憶装置
US5135888A (en) * 1989-01-18 1992-08-04 Sgs-Thomson Microelectronics, Inc. Field effect device with polycrystalline silicon channel
US5196233A (en) * 1989-01-18 1993-03-23 Sgs-Thomson Microelectronics, Inc. Method for fabricating semiconductor circuits
DE69121629T2 (de) * 1990-04-27 1997-02-13 Nippon Electric Co Dünnfilmtransistor mit Schottky-Sperrschicht
US5187114A (en) * 1991-06-03 1993-02-16 Sgs-Thomson Microelectronics, Inc. Method of making SRAM cell and structure with polycrystalline P-channel load devices
JP2830535B2 (ja) * 1991-08-30 1998-12-02 日本電気株式会社 Ｃｍｏｓ型ｓｒａｍおよびその製造方法
US5364810A (en) * 1992-07-28 1994-11-15 Motorola, Inc. Methods of forming a vertical field-effect transistor and a semiconductor memory cell
JP2887032B2 (ja) 1992-10-30 1999-04-26 シャープ株式会社 薄膜トランジスタ回路およびその製造方法
JP3126573B2 (ja) * 1993-12-24 2001-01-22 シャープ株式会社 半導体装置及びその製造方法
US5514617A (en) * 1994-06-27 1996-05-07 Taiwan Semiconductor Manufacturing Co. Ltd. Method of making a variable resistance polysilicon conductor for an SRAM device
JP2601202B2 (ja) * 1994-07-05 1997-04-16 日本電気株式会社 半導体記憶装置
US5521861A (en) * 1994-10-20 1996-05-28 At&T Corp. High-speed high-density SRAM cell
JPH08204029A (ja) * 1995-01-23 1996-08-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5599729A (en) * 1995-09-14 1997-02-04 Lg Semicon Co., Ltd. Static random access memory cell and method of fabricating the same
US5731232A (en) * 1996-11-08 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for concurrently making thin-film-transistor (TFT) gate electrodes and ohmic contacts at P/N junctions for TFT-static random

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