JPH0127603B2 - - Google Patents
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- Publication number
- JPH0127603B2 JPH0127603B2 JP24868684A JP24868684A JPH0127603B2 JP H0127603 B2 JPH0127603 B2 JP H0127603B2 JP 24868684 A JP24868684 A JP 24868684A JP 24868684 A JP24868684 A JP 24868684A JP H0127603 B2 JPH0127603 B2 JP H0127603B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- gain control
- control circuit
- circuit
- gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は利得制御回路、特に可変利得増幅器の
利得をデイジタル信号によりデシベルリニアに制
御する回路に関する。
利得をデイジタル信号によりデシベルリニアに制
御する回路に関する。
従来より上記の目的を実現するため、本発明と
同一の発明者らおよび出願人によりなされた特許
出願（特願昭53−97209号、以下先願(1)と称する）
により、次の構成による利得制御回路が提案され
ている。すなわち、入出力端子間に一定の利得を
有する増幅器と可変抵抗回路を含む抵抗回路網と
を設け、上記可変抵抗回路網を複数の抵抗素子と
上記抵抗素子の選択切換えを行なう複数のスイツ
チとで構成し上記スイツチをデイジタル符号信号
によつて切換えて上記入力出端子間の利得をデシ
ベルリニア制御し、上記入出端子間の伝達関数を Ｙ＋１／Ｙ−１＋（AG＋Ｂ）／Ｙ＋１／Ｙ−１−（AG
＋Ｂ） （Ｙは１でない定数、Ａ、Ｂは０でない定数、Ｇ
は０≦Ｇ＜１の変数、−１＜AG＋Ｂ＜１）と設
定し、上記可変抵抗回路がｎビツトの２進デイジ
タル信号の各ビツト信号ｉ（ｉ＝０、１、２……
ｎ−１）によつて開閉される複数のスイツチSWi
と、上記各スイツチと直列に接続され Ｒ／gi（gi＝2n-1-i／2n−１）の抵抗値を有する抵抗
を並 列に接続されR/Gの可変抵抗値を有する回路か、
または上記各スイツチに並列に接続されたgiＲの
抵抗値を有する抵抗を直列に接続されたGRの可
変抵抗値を有する回路のいずれか一方で構成され
た利得制御回路である。
同一の発明者らおよび出願人によりなされた特許
出願（特願昭53−97209号、以下先願(1)と称する）
により、次の構成による利得制御回路が提案され
ている。すなわち、入出力端子間に一定の利得を
有する増幅器と可変抵抗回路を含む抵抗回路網と
を設け、上記可変抵抗回路網を複数の抵抗素子と
上記抵抗素子の選択切換えを行なう複数のスイツ
チとで構成し上記スイツチをデイジタル符号信号
によつて切換えて上記入力出端子間の利得をデシ
ベルリニア制御し、上記入出端子間の伝達関数を Ｙ＋１／Ｙ−１＋（AG＋Ｂ）／Ｙ＋１／Ｙ−１−（AG
＋Ｂ） （Ｙは１でない定数、Ａ、Ｂは０でない定数、Ｇ
は０≦Ｇ＜１の変数、−１＜AG＋Ｂ＜１）と設
定し、上記可変抵抗回路がｎビツトの２進デイジ
タル信号の各ビツト信号ｉ（ｉ＝０、１、２……
ｎ−１）によつて開閉される複数のスイツチSWi
と、上記各スイツチと直列に接続され Ｒ／gi（gi＝2n-1-i／2n−１）の抵抗値を有する抵抗
を並 列に接続されR/Gの可変抵抗値を有する回路か、
または上記各スイツチに並列に接続されたgiＲの
抵抗値を有する抵抗を直列に接続されたGRの可
変抵抗値を有する回路のいずれか一方で構成され
た利得制御回路である。
上記(1)式はＡ＝−２、Ｂ＝１とし、利得Ｇを０
〜１まで可変したとき、伝達関数ＶはＹ〜１／Ｙ
まで変化し、近似的にデシベルリニアな特性が得
られる。ここで、上記(1)式と理想特性Y-2G+1との
差すなわち誤差をデシベルで表わせば、第１図に
示す特性となる。この場合、同図の曲線Ａは利得
可変範囲が10dB（Ｙ＝1.78）、曲線Ｂは利得可変
範囲が20dB（Ｙ＝3.16）、曲線Ｃは利得可変範囲
が30dB（Ｙ＝5.62）、さらに曲線Ｄは利得可変範
囲が40dB（Ｙ＝10）の特性を示し、可変量Ｙを増
加すると誤差は飛躍的に増加する。
〜１まで可変したとき、伝達関数ＶはＹ〜１／Ｙ
まで変化し、近似的にデシベルリニアな特性が得
られる。ここで、上記(1)式と理想特性Y-2G+1との
差すなわち誤差をデシベルで表わせば、第１図に
示す特性となる。この場合、同図の曲線Ａは利得
可変範囲が10dB（Ｙ＝1.78）、曲線Ｂは利得可変
範囲が20dB（Ｙ＝3.16）、曲線Ｃは利得可変範囲
が30dB（Ｙ＝5.62）、さらに曲線Ｄは利得可変範
囲が40dB（Ｙ＝10）の特性を示し、可変量Ｙを増
加すると誤差は飛躍的に増加する。
本発明は上記(1)式の特性を有する利得制御回路
（以下、第１の利得制御回路と称する）に、誤差
の生じない利得制御回路（以下、第２の利得制御
回路と称する）を付加することにより、可変量Ｙ
を減少させることなく、誤差を減少させることを
特徴とするものである。
（以下、第１の利得制御回路と称する）に、誤差
の生じない利得制御回路（以下、第２の利得制御
回路と称する）を付加することにより、可変量Ｙ
を減少させることなく、誤差を減少させることを
特徴とするものである。
ここで、第１の利得制御回路としては前記先願
(1)に示されたもののほか、同じく本発明と同一考
案者および出願人による実用新案登録出願（実願
昭55−102814号、以下先願(2)と称する）があり、
これらによれば比較的可変範囲の狭い範囲で容易
にデシベルリニア特性が得られる。
(1)に示されたもののほか、同じく本発明と同一考
案者および出願人による実用新案登録出願（実願
昭55−102814号、以下先願(2)と称する）があり、
これらによれば比較的可変範囲の狭い範囲で容易
にデシベルリニア特性が得られる。
次に第２の利得制御回路、すなわち誤差を生じ
ることなく広範囲に利得を切換えうる回路として
は第２図に示すように、抵抗回路網およびこれを
切換えるアナログスイツチよりなる回路により目
的を達成することができる。
ることなく広範囲に利得を切換えうる回路として
は第２図に示すように、抵抗回路網およびこれを
切換えるアナログスイツチよりなる回路により目
的を達成することができる。
同図において、入力端子１と出力端子２の間に
設けた抵抗３と、アナログスイツチ（以下スイツ
チと略記する）４，５および抵抗６，７，８，９
を備え、スイツチ４，５を切換えることにより、 (1) 抵抗６と７を抵抗３に並列接続する。
設けた抵抗３と、アナログスイツチ（以下スイツ
チと略記する）４，５および抵抗６，７，８，９
を備え、スイツチ４，５を切換えることにより、 (1) 抵抗６と７を抵抗３に並列接続する。
(2) 抵抗７を抵抗３に並列接続すると共に、抵抗
８を通じて出力端子２を接地する。
８を通じて出力端子２を接地する。
(3) 抵抗６を抵抗３に並列接続すると共に、抵抗
９を通じて出力端子２を接地する。
９を通じて出力端子２を接地する。
(4) 入出力端子１，２間には抵抗３のみが接続さ
れると共に、抵抗８，９を並列に通じて出力端
子２を接地する。
れると共に、抵抗８，９を並列に通じて出力端
子２を接地する。
という４通りの状態が得られるようにする。なお
各抵抗およびスイツチに付記したように、上記抵
抗３，６，７，８，９はそれぞれコンダクタンス
がg0，ga0，ga1，gb0，gb1なるものとする。また、
スイツチ４の状態をa0で表わし、抵抗６側に接続
したときa0＝０、抵抗８側に接続したときa0＝１
とする。また、同じくスイツチ５の情態をa1で表
わし、抵抗７側に接続したときa0＝０、抵抗９側
に接続したときa1＝１とする。
各抵抗およびスイツチに付記したように、上記抵
抗３，６，７，８，９はそれぞれコンダクタンス
がg0，ga0，ga1，gb0，gb1なるものとする。また、
スイツチ４の状態をa0で表わし、抵抗６側に接続
したときa0＝０、抵抗８側に接続したときa0＝１
とする。また、同じくスイツチ５の情態をa1で表
わし、抵抗７側に接続したときa0＝０、抵抗９側
に接続したときa1＝１とする。
かくすれば、第２図の回路の伝達関数は次式で
表わされる。
表わされる。
この場合、スイツチ４，５の切換状態すなわち
a0，a1の状態に応じて伝達関数V0／Vnが１、
１／K1、１／K2、１／K3なる４ステツプの値を
とるものとし、次式が成立するg0，ga0，ga1，
gb0，gb1を求める。
a0，a1の状態に応じて伝達関数V0／Vnが１、
１／K1、１／K2、１／K3なる４ステツプの値を
とるものとし、次式が成立するg0，ga0，ga1，
gb0，gb1を求める。
a0gb0＋a1gb1＝（Kn−１）（g0＋0ga0＋1ga1）
……(3) ただし、ｍ＝１〜３ 第２図の回路で１ステツプ当りの減衰量を
XdBとし、誤差のないデシベルリニアな構成と
するためには、Knを次の形とすればよい。
……(3) ただし、ｍ＝１〜３ 第２図の回路で１ステツプ当りの減衰量を
XdBとし、誤差のないデシベルリニアな構成と
するためには、Knを次の形とすればよい。
上記(3)式から、各コンダクタンスは次のように
求められる。
求められる。
なお、gb0に対する条件は、各コンダクタンス
が正でければならないことから、 （K3−K2）g0≧gb0≧（K1−１）g0 ……(6) が成立するようにgb0を選ぶことが必要である。
が正でければならないことから、 （K3−K2）g0≧gb0≧（K1−１）g0 ……(6) が成立するようにgb0を選ぶことが必要である。
ここで、ga0＝０として上記(3)式を解けば、
ga1＝（K1 2−１）g0
gb0＝K1 2（K1−１）g0
gb1＝（K1 2−１）g0
となり、コンダクタンスga1，gb1は同一素子で実
現でき、第２図の回路は第３図ａのようになる。
ただし、図示のように抵抗１１は K1 2（K1−１）g0 抵抗１２は （K1 2−１）g0 なるコンダクタンスを有する。
現でき、第２図の回路は第３図ａのようになる。
ただし、図示のように抵抗１１は K1 2（K1−１）g0 抵抗１２は （K1 2−１）g0 なるコンダクタンスを有する。
また、コンダクタンスga1＝０とおけば、同様
に(3)式より、 ga0＝（K1−１）g0 gb0＝（K1−１）g0 gb1＝K1（K1 2−１）g0 となり、コンダクタンスga0，gb0は同一素子で実
現でき、第２図の回路は第３図ｂの形となる。た
だし、抵抗１３は（K1−１）g0、抵抗１４はK1
（K1 2−１）g0なるコンダクタンスを有する。
に(3)式より、 ga0＝（K1−１）g0 gb0＝（K1−１）g0 gb1＝K1（K1 2−１）g0 となり、コンダクタンスga0，gb0は同一素子で実
現でき、第２図の回路は第３図ｂの形となる。た
だし、抵抗１３は（K1−１）g0、抵抗１４はK1
（K1 2−１）g0なるコンダクタンスを有する。
これら第３図ａ，ｂの回路は第２図の回路に比
べ、部品点数が少なく、５個必要とした抵抗素子
が３個で足りるという特徴がある。
べ、部品点数が少なく、５個必要とした抵抗素子
が３個で足りるという特徴がある。
なお、第２図、第３図の利得制御回路はともに
減衰側にのみ作用するが、例えば第３図ａ，ｂの
回路を第４図ａ，ｂに示すように演算増幅器１５
の帰還回路に挿入すると、演算増幅器１５の利得
が十分に大きければ、伝達関数はスイツチ４，５
の切換位置すなわちa0，a1の状態によつて１，
K1，K2，K3なる値をとり、利得側で動作する回
路となる。さらに、これは第２図の回についても
適用できる。
減衰側にのみ作用するが、例えば第３図ａ，ｂの
回路を第４図ａ，ｂに示すように演算増幅器１５
の帰還回路に挿入すると、演算増幅器１５の利得
が十分に大きければ、伝達関数はスイツチ４，５
の切換位置すなわちa0，a1の状態によつて１，
K1，K2，K3なる値をとり、利得側で動作する回
路となる。さらに、これは第２図の回についても
適用できる。
同様に、第５図に示す利得制御回路も利得を４
ステツプに切換えられる誤差の生じない回路を提
供するものである。第５図において、抵抗１６〜
１９のコンダクタンスを図示の値とし、スイツチ
４，５の状態が抵抗１７，１９側に接続したとき
a0，a1を１とし、抵抗１６，１８側に接続したと
きa0，a1を０とし、増幅器１５の利得が非常に大
きければ、第５図の伝達関数は次の形で表わされ
る。
ステツプに切換えられる誤差の生じない回路を提
供するものである。第５図において、抵抗１６〜
１９のコンダクタンスを図示の値とし、スイツチ
４，５の状態が抵抗１７，１９側に接続したとき
a0，a1を１とし、抵抗１６，１８側に接続したと
きa0，a1を０とし、増幅器１５の利得が非常に大
きければ、第５図の伝達関数は次の形で表わされ
る。
この場合、a0，a1の状態に応じて(7)式がデシベ
ルリニアな値をとることができることは明らかで
ある。また第５図を変形した第６図においても、
またスイツチ４，５をそれぞれ操作し抵抗２０，
２１を抵抗２２，２３に順次並列接続することに
より、デシベルリニアな利得制御回路を得ること
ができる。なお、これら第５図、第６図の回路は
減衰側のみでなく、利得側にも制御を行なうこと
ができる。
ルリニアな値をとることができることは明らかで
ある。また第５図を変形した第６図においても、
またスイツチ４，５をそれぞれ操作し抵抗２０，
２１を抵抗２２，２３に順次並列接続することに
より、デシベルリニアな利得制御回路を得ること
ができる。なお、これら第５図、第６図の回路は
減衰側のみでなく、利得側にも制御を行なうこと
ができる。
次に、第７図は前記第１の利得制御回路に第４
図ｂの回路を付加した実施例を示す。第７図にお
いて、入出力端子１′，２′間の回路２４は前記の
先願(1)に示されたもので、これを第１の利得制御
回路として用い、図示の抵抗とスイツチ２４ａに
より比較的狭い範囲で利得を微細に変化する。ま
た、２５は第４図ｂに示した回路で、これを第２
の利得制御回路とし、デイジタル信号を加えてス
イツチ４，５を制御することにより、例えば０、
10dB、20dB、30dBの切換え増幅を行ない、回路
２４により０〜10dBの利得可変範囲の制御回路
を構成すれば、全体として40dBの範囲を微細に
変化できる利得制御回路を得ることができる。
図ｂの回路を付加した実施例を示す。第７図にお
いて、入出力端子１′，２′間の回路２４は前記の
先願(1)に示されたもので、これを第１の利得制御
回路として用い、図示の抵抗とスイツチ２４ａに
より比較的狭い範囲で利得を微細に変化する。ま
た、２５は第４図ｂに示した回路で、これを第２
の利得制御回路とし、デイジタル信号を加えてス
イツチ４，５を制御することにより、例えば０、
10dB、20dB、30dBの切換え増幅を行ない、回路
２４により０〜10dBの利得可変範囲の制御回路
を構成すれば、全体として40dBの範囲を微細に
変化できる利得制御回路を得ることができる。
この場合の誤差は回路２４のみで発生し、その
誤差特性は前記第１図に曲線Ａで示した可変範囲
10dBの場合と等しく、誤差の最大値は±0.05dB
という極めて微小なものである。これに対し、回
路２５を用いずに回路２４のみで40dBの可変範
囲を得るようにすると、第１図の曲線Ｄから明ら
かなように誤差の最大値は±2.7dBに達する。こ
のように、回路２５を付加することにより、誤差
の大幅な低減を図ることができる。なお、第７図
における回路２４と２５は順序を逆転しても同様
の結果が得られることは明らかである。
誤差特性は前記第１図に曲線Ａで示した可変範囲
10dBの場合と等しく、誤差の最大値は±0.05dB
という極めて微小なものである。これに対し、回
路２５を用いずに回路２４のみで40dBの可変範
囲を得るようにすると、第１図の曲線Ｄから明ら
かなように誤差の最大値は±2.7dBに達する。こ
のように、回路２５を付加することにより、誤差
の大幅な低減を図ることができる。なお、第７図
における回路２４と２５は順序を逆転しても同様
の結果が得られることは明らかである。
また回路２４は、上記実施例に限定されること
なく、(1)式の如き伝達関数をもつ回路形式すべて
に適用することができることは明らかであり、例
えば第８図のように構成することもできる。ここ
で、回路２６は前記先願(2)に示されたものであ
り、抵抗およびスイツチ２６ａにより、ある範囲
内で微細な利得制御が可能な利得制御回路であ
る。これに第５図の場合と同様に回路２５を組合
わせることにより、広範囲にわたり微細な利得制
御を行なうことができる。
なく、(1)式の如き伝達関数をもつ回路形式すべて
に適用することができることは明らかであり、例
えば第８図のように構成することもできる。ここ
で、回路２６は前記先願(2)に示されたものであ
り、抵抗およびスイツチ２６ａにより、ある範囲
内で微細な利得制御が可能な利得制御回路であ
る。これに第５図の場合と同様に回路２５を組合
わせることにより、広範囲にわたり微細な利得制
御を行なうことができる。
以上述べたように、本発明によるときは大きな
可変範囲を必要とするデシベルリニアな利得制御
回路において誤差を非常に小さくすることがで
き、実用上の効果は極めて大きなものである。
可変範囲を必要とするデシベルリニアな利得制御
回路において誤差を非常に小さくすることがで
き、実用上の効果は極めて大きなものである。
第１図はデシベルリニア回路において利得を変
化したときの誤差の大きさを示す特性図、第２図
は誤差を生じることなく広範囲に利得を切換え得
る回路（第２の利得制御回路）の実施例を示す回
路図、第３図ａ，ｂおよび第４図ａ，ｂは第２図
の回路の各変形例を示す回路図、第５図および第
６図は第２の利得制御回路の他の実施例およびそ
の変形例を示す回路図、第７図および第８図は広
範囲に利得を微細変化し得る利得制御回路の各実
施例を示す回路図である。 １，１′……入力端子、２，２′……出力端子、
３，６〜９，１１〜１４，１６〜２３……抵抗、
４，５……アナログスイツチ、１５……演算増幅
器、２４，２６……第１の利得制御回路、２５…
…第２の利得制御回路。
化したときの誤差の大きさを示す特性図、第２図
は誤差を生じることなく広範囲に利得を切換え得
る回路（第２の利得制御回路）の実施例を示す回
路図、第３図ａ，ｂおよび第４図ａ，ｂは第２図
の回路の各変形例を示す回路図、第５図および第
６図は第２の利得制御回路の他の実施例およびそ
の変形例を示す回路図、第７図および第８図は広
範囲に利得を微細変化し得る利得制御回路の各実
施例を示す回路図である。 １，１′……入力端子、２，２′……出力端子、
３，６〜９，１１〜１４，１６〜２３……抵抗、
４，５……アナログスイツチ、１５……演算増幅
器、２４，２６……第１の利得制御回路、２５…
…第２の利得制御回路。
Claims (1)
- 【特許請求の範囲】 １ 第１の入出力端子間に一定の利得を有する増
幅器と可変抵抗回路を含む抵抗回路網とを設け、
上記可変抵抗回路網を複数の抵抗素子と上記抵抗
素子の選択切換えを行なう複数のスイツチとで構
成し上記スイツチをデイジタル符号信号によつて
切換えて上記入力出端子間の利得をデシベルリニ
ア制御し、上記入出端子間の伝達関数を Ｙ＋１／Ｙ−１＋（AG＋Ｂ）／Ｙ＋１／Ｙ−１−（AG
＋Ｂ） （Ｙは１でない定数、Ａ、Ｂは０でない定数、Ｇ
は０≦Ｇ＜１の変数、−１＜AG＋Ｂ＜１）と設
定し、上記可変抵抗回路がｎビツトの２進デイジ
タル信号の各ビツト信号ｉ（ｉ＝０、１、２……
ｎ−１）によつて開閉される複数のスイツチSWi
と、上記各スイツチと直列に接続され Ｒ／gi（gi＝2n-1-i／2n−１）の抵抗値を有する抵抗
を並 列に接続されR/Gの可変抵抗値を有する回路か、
または上記各スイツチに並列に接続されたgiＲの
抵抗値を有する抵抗を直列に接続されたGRの可
変抵抗値を有する回路のいずれか一方で構成され
ている第１の利得制御回路、ならびに第２の入出
力端子間に設けた第１の抵抗と、互いに一端を上
記第１の抵抗の入力側端子に共通接続した第２、
第３の抵抗と、互いに一端を接地した第４、第５
の抵抗とを具備し、上記第２と第４の抵抗の他端
を第１のスイツチにより切換えて上記第１の抵抗
の出力側端子に接続し、上記第３と第５の抵抗の
他端を第２のスイツチにより切換えて上記第１の
抵抗の上記出力側端子に接続する第２の利得制御
回路よりなり、上記第２の利得制御回路をデシベ
ルリニア制御するために、上記第１の抵抗のコン
ダクタンスをg0、上記第２、第３の抵抗のコンダ
クタンスをga0，ga1、上記第４、第５の抵抗のコ
ンダクタンスをgb0，gb1としたとき、 ga1＝１／Ｋ−１gb0−g0 ga0＝１／K2−１｛（K3−１）g0−gb0｝−g0 gb1＝（K3−１）g0−gb0 （ここで、Ｋは定数） となるように設定し、上記第１と第２の利得制御
回路を互いに縦続接続したことを特徴とする利得
制御回路。 ２ 前記第１の利得制御回路と、該第１の利得制
御回路に縦続接続された演算増幅器とを具備し、
上記演算増幅器の出力を前記第２の利得制御回路
を通じて上記演算増幅器の逆相側入力端子に加え
ることを特徴とする特許請求の範囲第１項記載の
利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24868684A JPS60137110A (ja) | 1984-11-27 | 1984-11-27 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24868684A JPS60137110A (ja) | 1984-11-27 | 1984-11-27 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60137110A JPS60137110A (ja) | 1985-07-20 |
| JPH0127603B2 true JPH0127603B2 (ja) | 1989-05-30 |
Family
ID=17181824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24868684A Granted JPS60137110A (ja) | 1984-11-27 | 1984-11-27 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137110A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623228A (en) * | 1993-05-17 | 1997-04-22 | Dan Inbar | Non-linear feedback network providing a linear transfer function |
| US7545210B2 (en) * | 2006-09-07 | 2009-06-09 | National Semiconductor Corporation | Gain adjustment for programmable gain amplifiers |
| JP4863085B2 (ja) * | 2007-06-25 | 2012-01-25 | アイシン精機株式会社 | エンジン排ガス用浄化装置およびエンジン駆動式空気調和機 |
-
1984
- 1984-11-27 JP JP24868684A patent/JPS60137110A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60137110A (ja) | 1985-07-20 |
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