JPH01276261A - 割込み制御装置 - Google Patents
割込み制御装置Info
- Publication number
- JPH01276261A JPH01276261A JP63104524A JP10452488A JPH01276261A JP H01276261 A JPH01276261 A JP H01276261A JP 63104524 A JP63104524 A JP 63104524A JP 10452488 A JP10452488 A JP 10452488A JP H01276261 A JPH01276261 A JP H01276261A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- daisy chain
- priority level
- control device
- priority
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数の割込みを高速に処理するプロセッサの
割込み制御装置に関する。
割込み制御装置に関する。
従来の技術
近年、多（のマイクロプロセッサを応用したシステムが
開発され、その規模は大規模化、複雑化してきている。
開発され、その規模は大規模化、複雑化してきている。
応用システムに組み込まれるプロセッサは、一般にシス
テム全体の管理を行う場合が多いが、その担当する仕事
（以下タスクと呼ぶ）数は増加する一方である。プロセ
ッサにおけるタスクの起動は、外部的あるいは内部的に
発生した割込み信号によるものが多いため、プロセッサ
は多（の割込みを管理、処理する必要が出て来ている。
テム全体の管理を行う場合が多いが、その担当する仕事
（以下タスクと呼ぶ）数は増加する一方である。プロセ
ッサにおけるタスクの起動は、外部的あるいは内部的に
発生した割込み信号によるものが多いため、プロセッサ
は多（の割込みを管理、処理する必要が出て来ている。
割込みの中には、緊急度の高いものや低いものと言った
種々の割込みがあり、その応用システムにとって、最適
で効率的な処理を行う割込み制御装置が必要になってき
ている。
種々の割込みがあり、その応用システムにとって、最適
で効率的な処理を行う割込み制御装置が必要になってき
ている。
従来技術による割込み制御装置の例を、第２図を用いて
説明する。第２図は、ＢＯ・・・・・・Ｂｎのｎ個の割
込み要因１を制御するものであり、それぞれの割込み要
因に対してデータバス９．アドレスバス１０を用いて任
意に設定可能な割込み優先レジスタ２を設け、それぞれ
の割込み要因からの割込み要求信号ＲＢＯ・・・・・・
ＲＢｎは、順番にディジーチェインにより結合され、各
割込み要求から１つの割込みとその割込み優先レベルを
受理し、ブロセッサへの割込み処理起動信号１１と受付
けられた割込み要因のリセット信号を出力する割込み受
付は回路６により構成される。
説明する。第２図は、ＢＯ・・・・・・Ｂｎのｎ個の割
込み要因１を制御するものであり、それぞれの割込み要
因に対してデータバス９．アドレスバス１０を用いて任
意に設定可能な割込み優先レジスタ２を設け、それぞれ
の割込み要因からの割込み要求信号ＲＢＯ・・・・・・
ＲＢｎは、順番にディジーチェインにより結合され、各
割込み要求から１つの割込みとその割込み優先レベルを
受理し、ブロセッサへの割込み処理起動信号１１と受付
けられた割込み要因のリセット信号を出力する割込み受
付は回路６により構成される。
第２図に示す従来構成による動作は、ある１つの割込み
要因Ｂｒｒｒ（○≦ｍ≦ｎの自然数〉が発生した場合、
割込み要求信号ＲＢｍとその割込み優先レベルＶＢｍが
割込み受付は回路６に送付され、プロセッサ側が受付は
可能状態であれば割込み要因Ｂｍは即時に受付けられ処
理され、割込み要因Ｂｍに対してその割込み要求が受付
けられたことを示し、その要因をクリアするリセット信
号を送付する。この場合、プロセッサが既に他の割込み
要因Ｂｅを処理中であった場合、その処理中の割込み優
先レベルＶＢｅが先の割込みのそれＶＢｍよりも小さか
った場合は、割込み要因Ｂ＆の処理が中断され、先に割
込み要因Ｂｍに対する処理が実行され、終了後、割込み
要因Ｂｅに対する処理が再開される。また複数の同一優
先レベルの割込み要因Ｂｉと同Ｂｉ＋１が同時に発生し
た場合、その両方の優先レベルＶＢｉとＶＢｉ＋１とは
同一の値であるが、ディジーチェインで優先レベルの高
いＶＢｉが先に処理され、割込み要因Ｂｉの処理後も割
込み要求ＲＢｉ＋１が発生しており、かつ他にＶＢｉ＋
１よりも高い割込み優先レベルが発生しておらず、かつ
、ディジーチェインによって他にＢｉ＋１よりも高い優
先レベルの割込みが発生していなければ、割込み要因Ｂ
ｉ±１が続いて受理され処理される。しかしながら、割
込み要因ＢＯとＢｎの２つが同時に発生し、かつそれぞ
れの割込み優先レベルが、ＶＢＯ＜ＶＢｎと設定されて
いた場合、ディジーチェインによるハードウェア上の優
先レベルが優先されるため、−旦割込み要因ＢＯをプロ
セッサは受付け、その後他にＢｎよりも優先レベルの高
い割込みが発生していなければ、先に受付けた割込み要
因Ｂ○の処理を中断し、割込み要因Ｂｎを受付けられ処
理されることになる。一般的に、プログラムにより割込
み優先レベルレジスタに設定された値は、ユーザの緊急
度を表わすものであり、ユーザによって優先指定を受け
た割込み要因Ｂｎがプロセッサに受付けられ処理が開始
されるまでに、前述の様な不必要な時間がかかり割込み
受理に対するオーバーヘッドが発生し、かかる従来技術
によれば割込みの応答性を悪くする場合があった。
要因Ｂｒｒｒ（○≦ｍ≦ｎの自然数〉が発生した場合、
割込み要求信号ＲＢｍとその割込み優先レベルＶＢｍが
割込み受付は回路６に送付され、プロセッサ側が受付は
可能状態であれば割込み要因Ｂｍは即時に受付けられ処
理され、割込み要因Ｂｍに対してその割込み要求が受付
けられたことを示し、その要因をクリアするリセット信
号を送付する。この場合、プロセッサが既に他の割込み
要因Ｂｅを処理中であった場合、その処理中の割込み優
先レベルＶＢｅが先の割込みのそれＶＢｍよりも小さか
った場合は、割込み要因Ｂ＆の処理が中断され、先に割
込み要因Ｂｍに対する処理が実行され、終了後、割込み
要因Ｂｅに対する処理が再開される。また複数の同一優
先レベルの割込み要因Ｂｉと同Ｂｉ＋１が同時に発生し
た場合、その両方の優先レベルＶＢｉとＶＢｉ＋１とは
同一の値であるが、ディジーチェインで優先レベルの高
いＶＢｉが先に処理され、割込み要因Ｂｉの処理後も割
込み要求ＲＢｉ＋１が発生しており、かつ他にＶＢｉ＋
１よりも高い割込み優先レベルが発生しておらず、かつ
、ディジーチェインによって他にＢｉ＋１よりも高い優
先レベルの割込みが発生していなければ、割込み要因Ｂ
ｉ±１が続いて受理され処理される。しかしながら、割
込み要因ＢＯとＢｎの２つが同時に発生し、かつそれぞ
れの割込み優先レベルが、ＶＢＯ＜ＶＢｎと設定されて
いた場合、ディジーチェインによるハードウェア上の優
先レベルが優先されるため、−旦割込み要因ＢＯをプロ
セッサは受付け、その後他にＢｎよりも優先レベルの高
い割込みが発生していなければ、先に受付けた割込み要
因Ｂ○の処理を中断し、割込み要因Ｂｎを受付けられ処
理されることになる。一般的に、プログラムにより割込
み優先レベルレジスタに設定された値は、ユーザの緊急
度を表わすものであり、ユーザによって優先指定を受け
た割込み要因Ｂｎがプロセッサに受付けられ処理が開始
されるまでに、前述の様な不必要な時間がかかり割込み
受理に対するオーバーヘッドが発生し、かかる従来技術
によれば割込みの応答性を悪くする場合があった。
発明が解決しようとする課題
前述の従来技術の説明で明らかな様に、かかる従来技術
によれば、複数の割込みが同時に発生し、かつそれぞれ
のソフトウェア上の割込み優先レベルが、ディジーチェ
インによるハードウェア上の優先レベルとは逆向きに設
定されていた場合、ソフトウェア上の最高優先レベルの
割込みが受付けられるまでに、不必要な時間を要すると
いう不都合があった。本発明は、かかる問題点を解決し
、割込み応答性の高い割込み制御装置を提供することを
目的とする。
によれば、複数の割込みが同時に発生し、かつそれぞれ
のソフトウェア上の割込み優先レベルが、ディジーチェ
インによるハードウェア上の優先レベルとは逆向きに設
定されていた場合、ソフトウェア上の最高優先レベルの
割込みが受付けられるまでに、不必要な時間を要すると
いう不都合があった。本発明は、かかる問題点を解決し
、割込み応答性の高い割込み制御装置を提供することを
目的とする。
課題を解決するための手段
本発明では、割込み優先レジスタによる使先レベルを優
先的に制御させるべく、ディジーチェインを割込み優先
レベルレジスタに設定された値に従って、組み換える機
能をそなえた割込み制御装置である。
先的に制御させるべく、ディジーチェインを割込み優先
レベルレジスタに設定された値に従って、組み換える機
能をそなえた割込み制御装置である。
作用
本発明によると、割込み優先レベルレジスタに設定され
た値に従って、ディジーチェインの結合の順番を可変に
することにより、従来技術における複数の割込みが発生
したときの割込み受付けのオーバーヘッドという問題は
解決され、割込み応答性の高い割込み制御装置を提供で
きる。
た値に従って、ディジーチェインの結合の順番を可変に
することにより、従来技術における複数の割込みが発生
したときの割込み受付けのオーバーヘッドという問題は
解決され、割込み応答性の高い割込み制御装置を提供で
きる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例における割込み制御方式の
構成を示すものである。第１図において、１は割込み要
因、２は割込みに対する優先レベルを設定するレジスタ
、７は割込み優先レベルレジスタ２に設定された値によ
りディジーチェインの結合の順番を変更することのでき
る可変ディジーチェイン、４は各別込み要求信号のワイ
ヤドＯＲ回路、８は割込み受付は回路、９および１０は
割込み優先レジスタ２に対しアクセス（読み出し・書き
込み）するためのデータバス・アドレスバスをそれぞれ
示す。
構成を示すものである。第１図において、１は割込み要
因、２は割込みに対する優先レベルを設定するレジスタ
、７は割込み優先レベルレジスタ２に設定された値によ
りディジーチェインの結合の順番を変更することのでき
る可変ディジーチェイン、４は各別込み要求信号のワイ
ヤドＯＲ回路、８は割込み受付は回路、９および１０は
割込み優先レジスタ２に対しアクセス（読み出し・書き
込み）するためのデータバス・アドレスバスをそれぞれ
示す。
つぎに、本実施例の割込み制御装置について以下その動
作について説明する。まず、ある１つの割込みＡｍが発
生した場合、その割込み要求信号ＲＡｍが可変ディジー
チェイン７を通して、割込み受付は回路８に送付し、そ
れが受付けられた場合、割込み受付は信号を信号線１１
を通して、プロセッサ側に送付し処理を開始し、割込み
要因Ａｍに対してその割込み要求をクリアする信号をリ
セット信号線１２に送付する。この場合、プロセッサ側
で既にある割込みＡｅを処理中であった場合、割込み優
先ベクトルＶＡｅがＶＡｍよりも大かあるいは等価であ
れば、割込みＡｍはＡｅの処理終了を待ってから受付け
られる。ＶＡｅがＶＡｍよりも小さい場合、割込み処理
Ａｅは中断され処理Ａｍを先に処理する。可変ディジー
チェイン７は、初期状態すなわちリセット後の各優先レ
ジスタ２内の値は全てリセットされた状態あるいは各優
先レジスタ２内の値が複数同一であった場合、ハードウ
ェア上でもともと有する優先レベルに設定される特性を
有している。本実施例の場合、ＡＰＲＯ・・・・・・Ａ
ＰＲｎ全てが同一のレベルに設定されていた場合、可変
ディジーチェイン７は、ＡＯ・・・・・・Ａｎの順に結
合され、ＡＯが最も高い優先順位を保持する。従って複
数の同一レベルの割込みが発生した場合は、前記の様な
可変ディジーチェイン７による優先レベルに従って順番
に、各割込みが処理されることになる。
作について説明する。まず、ある１つの割込みＡｍが発
生した場合、その割込み要求信号ＲＡｍが可変ディジー
チェイン７を通して、割込み受付は回路８に送付し、そ
れが受付けられた場合、割込み受付は信号を信号線１１
を通して、プロセッサ側に送付し処理を開始し、割込み
要因Ａｍに対してその割込み要求をクリアする信号をリ
セット信号線１２に送付する。この場合、プロセッサ側
で既にある割込みＡｅを処理中であった場合、割込み優
先ベクトルＶＡｅがＶＡｍよりも大かあるいは等価であ
れば、割込みＡｍはＡｅの処理終了を待ってから受付け
られる。ＶＡｅがＶＡｍよりも小さい場合、割込み処理
Ａｅは中断され処理Ａｍを先に処理する。可変ディジー
チェイン７は、初期状態すなわちリセット後の各優先レ
ジスタ２内の値は全てリセットされた状態あるいは各優
先レジスタ２内の値が複数同一であった場合、ハードウ
ェア上でもともと有する優先レベルに設定される特性を
有している。本実施例の場合、ＡＰＲＯ・・・・・・Ａ
ＰＲｎ全てが同一のレベルに設定されていた場合、可変
ディジーチェイン７は、ＡＯ・・・・・・Ａｎの順に結
合され、ＡＯが最も高い優先順位を保持する。従って複
数の同一レベルの割込みが発生した場合は、前記の様な
可変ディジーチェイン７による優先レベルに従って順番
に、各割込みが処理されることになる。
同様に複数の優先レベルレジスタの値がそれぞれ異なる
割込みが発生した場合は、可変ディジーチェインは各割
込み優先レベルレジスタの値に従ってその結合の順番を
変更し、それによって設定された優先レベルに従って順
番に各割込みが処理される。
割込みが発生した場合は、可変ディジーチェインは各割
込み優先レベルレジスタの値に従ってその結合の順番を
変更し、それによって設定された優先レベルに従って順
番に各割込みが処理される。
以上の様に本実施例によれば、ディジーチェインをユー
ザがプログラムにより各割込みに対する優先レベルレジ
スタに設定した優先順位に従って可変にすることにより
、ユーザプログラムの意志に従った優先順位、つまり緊
急度合により確実に順番に割込みを受付けて処理するこ
とができ、割込み受付は時におけるオーバーへ・ソドを
解消した応答性に優れた割込み制御装置を実現すること
ができる。
ザがプログラムにより各割込みに対する優先レベルレジ
スタに設定した優先順位に従って可変にすることにより
、ユーザプログラムの意志に従った優先順位、つまり緊
急度合により確実に順番に割込みを受付けて処理するこ
とができ、割込み受付は時におけるオーバーへ・ソドを
解消した応答性に優れた割込み制御装置を実現すること
ができる。
発明の効果
本発明によれば、複数の割込み要因に対し、各各任意の
割込み優先レベルをソフトウェア的に決定する手段とそ
の設定された割込み優先レベルを保持する割込み優先レ
ベルレジスタを備え、また各割込み要求発生回路はディ
ジーチェインにより順番に結合されハードウェア的に優
先レベルを決定する手段と該ディジーチェインは前記の
ソフトウェア的に設定された割込み優先レベルに従って
、自動的にその結合の順番を組み換えることができる可
変ディジーチェインを備えたことにより、複数の割込み
が同時に発生した場合においても、割込み受付は処理の
オーバーへ・ンドを解消し、かつ確実にユーザがプログ
ラムにより設定した優先順位に従って順番に割込みを受
付け・処理を行うことができる応答性の優れた割込み制
御装置を提供することができる。
割込み優先レベルをソフトウェア的に決定する手段とそ
の設定された割込み優先レベルを保持する割込み優先レ
ベルレジスタを備え、また各割込み要求発生回路はディ
ジーチェインにより順番に結合されハードウェア的に優
先レベルを決定する手段と該ディジーチェインは前記の
ソフトウェア的に設定された割込み優先レベルに従って
、自動的にその結合の順番を組み換えることができる可
変ディジーチェインを備えたことにより、複数の割込み
が同時に発生した場合においても、割込み受付は処理の
オーバーへ・ンドを解消し、かつ確実にユーザがプログ
ラムにより設定した優先順位に従って順番に割込みを受
付け・処理を行うことができる応答性の優れた割込み制
御装置を提供することができる。
第１図は本発明の一実施例である割込み制御方式を示す
ブロック図、第２図は従来の技術による割込み制御方式
を示すブロック図である。 １・・・・・・割込み要因、２・・・・・・割込み優先
レベルレジスタ、３・・・・・・ディジーチェイン用ゲ
ート、４・・・・・・割込み要求信号のワイヤドＯＲ回
路、５・・・・・・割込み優先レベル出力スイッチ、６
・・・・・・割込み受付は回路、７・・・・・・可変デ
ィジーチェイン、８・・・・・・割込み受付は回路、９
・・・・・・データバス、１０・・・・・・アドレスバ
ス、１１・・・・・・プロセッサへの割込み受付は信号
（割込み処理開始信号）、１２・・・・・・割込み受付
は返答、１３・・・・・・現在受付は中あるいは処理中
の割込み優先レベル。 代理人の氏名 弁理士 中尾敏男 ほか１名９−デーク
ブロック図、第２図は従来の技術による割込み制御方式
を示すブロック図である。 １・・・・・・割込み要因、２・・・・・・割込み優先
レベルレジスタ、３・・・・・・ディジーチェイン用ゲ
ート、４・・・・・・割込み要求信号のワイヤドＯＲ回
路、５・・・・・・割込み優先レベル出力スイッチ、６
・・・・・・割込み受付は回路、７・・・・・・可変デ
ィジーチェイン、８・・・・・・割込み受付は回路、９
・・・・・・データバス、１０・・・・・・アドレスバ
ス、１１・・・・・・プロセッサへの割込み受付は信号
（割込み処理開始信号）、１２・・・・・・割込み受付
は返答、１３・・・・・・現在受付は中あるいは処理中
の割込み優先レベル。 代理人の氏名 弁理士 中尾敏男 ほか１名９−デーク
Claims (1)
- 複数の割込み要因に対し、各々任意の割込み優先レベル
を設定する手段とその設定された割込み優先レベルを保
持する割込み優先レベルレジスタ群を有し、また各割込
み要求発生回路はデイジーチェインにより順番に結合さ
れ優先レベルを決定する手段をも有し、かつデイジーチ
ェインは前記の設定された割込み優先レベルに従って、
自動的にその結合の順番を組み換える機能をそなえたこ
とを特徴とする割込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104524A JPH01276261A (ja) | 1988-04-27 | 1988-04-27 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104524A JPH01276261A (ja) | 1988-04-27 | 1988-04-27 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276261A true JPH01276261A (ja) | 1989-11-06 |
Family
ID=14382881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104524A Pending JPH01276261A (ja) | 1988-04-27 | 1988-04-27 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999044141A1 (en) * | 1998-02-26 | 1999-09-02 | Kabushiki Kaisha Toshiba | Signal processor unit and digital information receiver with detachable card module |
-
1988
- 1988-04-27 JP JP63104524A patent/JPH01276261A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999044141A1 (en) * | 1998-02-26 | 1999-09-02 | Kabushiki Kaisha Toshiba | Signal processor unit and digital information receiver with detachable card module |
| US6973022B1 (en) | 1998-02-26 | 2005-12-06 | Kabushiki Kaisha Toshiba | Signal processor unit and digital information receiver with detachable card module |
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