JPH1115794A - 並列データ処理装置 - Google Patents
並列データ処理装置Info
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- JPH1115794A JPH1115794A JP16373297A JP16373297A JPH1115794A JP H1115794 A JPH1115794 A JP H1115794A JP 16373297 A JP16373297 A JP 16373297A JP 16373297 A JP16373297 A JP 16373297A JP H1115794 A JPH1115794 A JP H1115794A
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- processing
- unit
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- processor
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Abstract
(57)【要約】
【課題】連続してデータを入力し、処理するリアルタイ
ム処理できる並列データ処理装置の提供にある。 【解決手段】各プロセッサユニット４からバッファメモ
リ６へ処理結果の転送要求があった場合には、転送要求
到着順と転送要求のあったプロセッサユニットの優先順
位及び処理回数から、どのプロセッサユニットの処理結
果をバッファメモリに転送すべきかを判定し、該当する
プロセッサユニットに転送許可を与えることにより、リ
アルタイム性を維持して処理を行うものである。
ム処理できる並列データ処理装置の提供にある。 【解決手段】各プロセッサユニット４からバッファメモ
リ６へ処理結果の転送要求があった場合には、転送要求
到着順と転送要求のあったプロセッサユニットの優先順
位及び処理回数から、どのプロセッサユニットの処理結
果をバッファメモリに転送すべきかを判定し、該当する
プロセッサユニットに転送許可を与えることにより、リ
アルタイム性を維持して処理を行うものである。
Description
【０００１】
【発明の属する技術分野】本発明は並列データ処理装置
に係わり、とくに異物や欠陥などの自動検査を行う装置
に好適な画像信号等の並列データ処理装置に関するもの
である。
に係わり、とくに異物や欠陥などの自動検査を行う装置
に好適な画像信号等の並列データ処理装置に関するもの
である。
【０００２】
【従来の技術】従来技術に係る処理装置は、例えば、図
９に示す特願昭６３−２０６０８６号公報に記載されて
いるように、911ＣＰＵが912主メモリユニットをアクセ
スする場合、914メモリリード用バスに接続された921バ
スコントローラに対してバス取得要求を出力する。
９に示す特願昭６３−２０６０８６号公報に記載されて
いるように、911ＣＰＵが912主メモリユニットをアクセ
スする場合、914メモリリード用バスに接続された921バ
スコントローラに対してバス取得要求を出力する。
【０００３】この要求を受け取った921バスコントロー
ラは一つのＣＰＵにのみバス取得許可を与える。バス取
得許可を与えられたＣＰＵは、主メモリユニットをメモ
リリード用バスを介してリードアクセスする。
ラは一つのＣＰＵにのみバス取得許可を与える。バス取
得許可を与えられたＣＰＵは、主メモリユニットをメモ
リリード用バスを介してリードアクセスする。
【０００４】次にＣＰＵが主メモリユニットをライトア
クセスする場合には、ＣＰＵは915メモリライト用バス
に接続された922バスコントローラに対してバス取得要
求を出力する。この要求を受け取った922バスコントロ
ーラは、バス取得要求を出力したいくつかのＣＰＵの中
から一つのユニットにのみバス取得許可を与える。許可
を与えられたＣＰＵはメモリライト用バスを介してアク
セスを行う。これにより、各バスの使用率を低下させ
て、ＣＰＵの使用率を向上させるものである。
クセスする場合には、ＣＰＵは915メモリライト用バス
に接続された922バスコントローラに対してバス取得要
求を出力する。この要求を受け取った922バスコントロ
ーラは、バス取得要求を出力したいくつかのＣＰＵの中
から一つのユニットにのみバス取得許可を与える。許可
を与えられたＣＰＵはメモリライト用バスを介してアク
セスを行う。これにより、各バスの使用率を低下させ
て、ＣＰＵの使用率を向上させるものである。
【０００５】
【発明が解決しようとする課題】しかし従来技術に係る
処理装置においては、各ＣＰＵからのバス取得要求に対
して優先度をチェックする機構がないため、連続して入
力されるデータをデータ入力レートと同等の処理速度で
リアルタイムに処理することが要求される場合には、リ
アルタイム性を満足させる必要最小限のＣＰＵ個数に対
して、余裕度が小さいＣＰＵ数で処理を行うと、各ＣＰ
Ｕに入力されるデータの量や処理内容の違いから、後か
ら処理を開始したＣＰＵが先に処理を終了する場合が発
生する。
処理装置においては、各ＣＰＵからのバス取得要求に対
して優先度をチェックする機構がないため、連続して入
力されるデータをデータ入力レートと同等の処理速度で
リアルタイムに処理することが要求される場合には、リ
アルタイム性を満足させる必要最小限のＣＰＵ個数に対
して、余裕度が小さいＣＰＵ数で処理を行うと、各ＣＰ
Ｕに入力されるデータの量や処理内容の違いから、後か
ら処理を開始したＣＰＵが先に処理を終了する場合が発
生する。
【０００６】このような場合、処理が終了した順番にデ
ータを出力していたのでは、処理に時間を要したＣＰＵ
が処理結果を出力する前に、次に処理すべき入力データ
が到着し、データを取りこぼす恐れがある。
ータを出力していたのでは、処理に時間を要したＣＰＵ
が処理結果を出力する前に、次に処理すべき入力データ
が到着し、データを取りこぼす恐れがある。
【０００７】また、これを回避するためＣＰＵの個数を
多くしたのでは、能力を必要以上に向上させることとな
り経済的効率が悪化する。本発明の目的は、連続してデ
ータを入力し、処理するリアルタイム処理を実現可能な
並列データ処理方法及びその装置を提供することにあ
る。
多くしたのでは、能力を必要以上に向上させることとな
り経済的効率が悪化する。本発明の目的は、連続してデ
ータを入力し、処理するリアルタイム処理を実現可能な
並列データ処理方法及びその装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明は、上記を達成す
るために、各プロセッサユニットからバッファメモリへ
処理結果の転送要求があった場合には、転送要求到着順
と転送要求のあったプロセッサユニットの優先順位及び
処理回数から、どのプロセッサユニットの処理結果をバ
ッファメモリに転送すべきかを判定し、該当するプロセ
ッサユニットに転送許可を与えることにより、リアルタ
イム性を維持して処理を行う並列データ処理装置にあ
る。
るために、各プロセッサユニットからバッファメモリへ
処理結果の転送要求があった場合には、転送要求到着順
と転送要求のあったプロセッサユニットの優先順位及び
処理回数から、どのプロセッサユニットの処理結果をバ
ッファメモリに転送すべきかを判定し、該当するプロセ
ッサユニットに転送許可を与えることにより、リアルタ
イム性を維持して処理を行う並列データ処理装置にあ
る。
【０００９】
【発明の実施の形態】例えば、リニアセンサを用いて、
被検出試料を搭載したステージの走査により検出される
信号をリアルタイムに処理する場合には、データ処理を
行う並列処理ＣＰＵは検出されたデータを直ちに読み出
し、並列に処理を行う。この際、各ＣＰＵは次の処理デ
ータが入力されるまでに処理を完了させておかなければ
処理のリアルタイム性を維持できない。
被検出試料を搭載したステージの走査により検出される
信号をリアルタイムに処理する場合には、データ処理を
行う並列処理ＣＰＵは検出されたデータを直ちに読み出
し、並列に処理を行う。この際、各ＣＰＵは次の処理デ
ータが入力されるまでに処理を完了させておかなければ
処理のリアルタイム性を維持できない。
【００１０】以下、本発明を図面を用いて説明する。図
１は、本発明の一実施例を示す図である。本実施例の並
列データ処理装置は、図１に示すように、９ローカルバ
ス１（９）に接続された制御ＣＰＵ１と、同じくローカ
ルバス１（９）に接続され、デジタル信号を入力するデ
ータ入力部２と、入力されたデータを格納するデータ記
憶部３と、制御ＣＰＵ同様にローカルバス１に接続さ
れ、データ処理を行う複数のプロセッサユニット４と、
ローカルバス１（９）及びローカルバス２（１０）に接
続され、処理結果を記憶する処理結果記憶部８を備え、
更に、プロセッサユニットの結果出力のタイミングを制
御するプロセッサユニット出力制御部５及びプロセッサ
ユニットの処理結果を一時記憶する複数のバッファメモ
リ６とバッファメモリ６から処理結果記憶部８への処理
結果出力の制御を行うバッファメモリ出力制御部７を備
えている。
１は、本発明の一実施例を示す図である。本実施例の並
列データ処理装置は、図１に示すように、９ローカルバ
ス１（９）に接続された制御ＣＰＵ１と、同じくローカ
ルバス１（９）に接続され、デジタル信号を入力するデ
ータ入力部２と、入力されたデータを格納するデータ記
憶部３と、制御ＣＰＵ同様にローカルバス１に接続さ
れ、データ処理を行う複数のプロセッサユニット４と、
ローカルバス１（９）及びローカルバス２（１０）に接
続され、処理結果を記憶する処理結果記憶部８を備え、
更に、プロセッサユニットの結果出力のタイミングを制
御するプロセッサユニット出力制御部５及びプロセッサ
ユニットの処理結果を一時記憶する複数のバッファメモ
リ６とバッファメモリ６から処理結果記憶部８への処理
結果出力の制御を行うバッファメモリ出力制御部７を備
えている。
【００１１】バッファメモリ出力制御部７は処理結果記
憶部８とローカルバス２（１０）により接続されてい
る。また、プロセッサユニット出力制御部５とバッファ
メモリ出力制御部７は、それぞれ異なるバッファメモリ
に接続されており、一方のバッファメモリにプロセッサ
ユニット４からの処理結果を書き込んでいる最中に、他
方のバッファメモリに記憶されている処理結果を読み出
せるようにバッファメモリ出力制御部７で制御する。
憶部８とローカルバス２（１０）により接続されてい
る。また、プロセッサユニット出力制御部５とバッファ
メモリ出力制御部７は、それぞれ異なるバッファメモリ
に接続されており、一方のバッファメモリにプロセッサ
ユニット４からの処理結果を書き込んでいる最中に、他
方のバッファメモリに記憶されている処理結果を読み出
せるようにバッファメモリ出力制御部７で制御する。
【００１２】例えば、図２に示すように各プロセッサユ
ニット（ＰＵ）がプロセッサユニット出力制御部５を介
してバッファメモリ１（ＢＭ１）に処理結果を転送して
いる際には、バッファメモリ出力制御部７はバッファメ
モリ２（ＢＭ２）に接続されており、ＢＭ２に一時記憶
されている処理結果がある場合には、ＰＵからＢＭ１へ
の処理結果の転送と並行して、処理結果記憶部８にＢＭ
２の処理結果を転送する。
ニット（ＰＵ）がプロセッサユニット出力制御部５を介
してバッファメモリ１（ＢＭ１）に処理結果を転送して
いる際には、バッファメモリ出力制御部７はバッファメ
モリ２（ＢＭ２）に接続されており、ＢＭ２に一時記憶
されている処理結果がある場合には、ＰＵからＢＭ１へ
の処理結果の転送と並行して、処理結果記憶部８にＢＭ
２の処理結果を転送する。
【００１３】また、プロセッサユニット出力制御部５は
全てのＰＵがそれぞれ入力したデータを１回処理し、バ
ッファメモリ（ＢＭ）に処理結果を転送し終わると、１
１ＰＵステータス信号によりバッファメモリ出力制御部
７に通知する。バッファメモリ出力制御部７は、ＰＵス
テータス信号により各ＰＵが次の入力データの処理に移
ったことを認識すると、１２ＢＭ切替信号によりプロセ
ッサユニット出力制御部５及びバッファメモリ出力制御
部７に接続されているバッファメモリをそれぞれ重なら
ないように切替える。すなわち、各ＰＵが１回目の処理
を行い、ＢＭに処理結果を転送し終わるまでは、プロセ
ッサユニット出力制御部にはＢＭ１が接続されており、
バッファメモリ出力制御部７にはＢＭ２が接続されてい
る。
全てのＰＵがそれぞれ入力したデータを１回処理し、バ
ッファメモリ（ＢＭ）に処理結果を転送し終わると、１
１ＰＵステータス信号によりバッファメモリ出力制御部
７に通知する。バッファメモリ出力制御部７は、ＰＵス
テータス信号により各ＰＵが次の入力データの処理に移
ったことを認識すると、１２ＢＭ切替信号によりプロセ
ッサユニット出力制御部５及びバッファメモリ出力制御
部７に接続されているバッファメモリをそれぞれ重なら
ないように切替える。すなわち、各ＰＵが１回目の処理
を行い、ＢＭに処理結果を転送し終わるまでは、プロセ
ッサユニット出力制御部にはＢＭ１が接続されており、
バッファメモリ出力制御部７にはＢＭ２が接続されてい
る。
【００１４】次に各ＰＵが２回目の処理を開始すると、
プロセッサユニット出力制御部５にはＢＭ２を接続し、
バッファメモリ出力制御部７にはＢＭ１を接続する。
プロセッサユニット出力制御部５にはＢＭ２を接続し、
バッファメモリ出力制御部７にはＢＭ１を接続する。
【００１５】バッファメモリ切替制御の流れを図３を用
いて説明する。バッファメモリ出力制御部７がプロセッ
サユニット出力制御部５から出力されるＰＵステータス
信号を監視することで、301全ＰＵの結果を出力したか
をチェックする。全てのＰＵが処理結果を出力し終わっ
ている場合には、次に切替えて処理結果を一時記憶する
ＢＭが、302処理結果記憶部への処理結果の転送が終了
しているかチェックし、終了している場合には303ＢＭ
の接続を切替え、終了していなければ、転送が終了する
まで待つ。
いて説明する。バッファメモリ出力制御部７がプロセッ
サユニット出力制御部５から出力されるＰＵステータス
信号を監視することで、301全ＰＵの結果を出力したか
をチェックする。全てのＰＵが処理結果を出力し終わっ
ている場合には、次に切替えて処理結果を一時記憶する
ＢＭが、302処理結果記憶部への処理結果の転送が終了
しているかチェックし、終了している場合には303ＢＭ
の接続を切替え、終了していなければ、転送が終了する
まで待つ。
【００１６】ＢＭの切替を行うと、バッファメモリ出力
制御部７に接続されたＢＭから、304処理結果の転送を
各ＰＵからＢＭへの処理結果の転送と並行に行う。これ
により、新しい処理データを処理し、ＢＭに転送しなが
ら、前回処理した処理結果の転送を同時に行うことがで
きる。
制御部７に接続されたＢＭから、304処理結果の転送を
各ＰＵからＢＭへの処理結果の転送と並行に行う。これ
により、新しい処理データを処理し、ＢＭに転送しなが
ら、前回処理した処理結果の転送を同時に行うことがで
きる。
【００１７】制御ＣＰＵは、データ入力部により入力さ
れたデータをどのプロセッサユニット（ＰＵ）が取り込
み、処理するかを制御する。各ＰＵは、処理すべきデー
タが入力されると処理を開始し、処理結果を一時記憶用
のバッファメモリに出力する。この際、プロセッサユニ
ット出力制御部により出力の調停を行う。
れたデータをどのプロセッサユニット（ＰＵ）が取り込
み、処理するかを制御する。各ＰＵは、処理すべきデー
タが入力されると処理を開始し、処理結果を一時記憶用
のバッファメモリに出力する。この際、プロセッサユニ
ット出力制御部により出力の調停を行う。
【００１８】プロセッサユニット出力制御の流れを図４
を用いて説明する。ＰＵから処理結果の401転送要求が
あると、プロセッサユニット出力制御部５は転送要求を
したＰＵ４が402何回目の処理結果を転送しようとして
いるかをチェックする。すなわち、転送要求があったＰ
ＵがＢＭが切替わって、１回目の処理結果を転送しよう
としているのかをチェックし、１回目の処理結果であれ
ば、今回転送すべきデータであると判断し、２回目の処
理結果であれば、次回違うＢＭに転送するデータである
と判定する。
を用いて説明する。ＰＵから処理結果の401転送要求が
あると、プロセッサユニット出力制御部５は転送要求を
したＰＵ４が402何回目の処理結果を転送しようとして
いるかをチェックする。すなわち、転送要求があったＰ
ＵがＢＭが切替わって、１回目の処理結果を転送しよう
としているのかをチェックし、１回目の処理結果であれ
ば、今回転送すべきデータであると判断し、２回目の処
理結果であれば、次回違うＢＭに転送するデータである
と判定する。
【００１９】例えば、図５に示すように各ＰＵに対応し
たＰＵステータスレジスタ１３を用意し、初期状態を
“０”に設定しておく。
たＰＵステータスレジスタ１３を用意し、初期状態を
“０”に設定しておく。
【００２０】次にＰＵから転送要求があった場合には、
ＰＵステータスレジスタの値とＡＮＤをとり、“１”な
らば１５判定回路により１回目の処理結果と判定し、転
送すべきデータと認識する。処理結果をＢＭに転送後
は、ＰＵステータスレジスタの値を１６転送禁止信号に
より“１”に書き換え、２回目の処理結果の転送要求が
あった場合には、次回転送すべきデータであると判定す
る。
ＰＵステータスレジスタの値とＡＮＤをとり、“１”な
らば１５判定回路により１回目の処理結果と判定し、転
送すべきデータと認識する。処理結果をＢＭに転送後
は、ＰＵステータスレジスタの値を１６転送禁止信号に
より“１”に書き換え、２回目の処理結果の転送要求が
あった場合には、次回転送すべきデータであると判定す
る。
【００２１】なお、バッファメモリ出力制御部は、全て
のＰＵが１回目の処理結果をＢＭに転送し終わったかど
うかをＰＵステータス信号１１を監視することで判定
し、ＢＭの切替を行うが、この切替のタイミングと同期
させてレジスタリセット信号１４により、ＰＵステータ
スレジスタをリセット（“０”）しておけば、次回から
も同様に判定することができる。
のＰＵが１回目の処理結果をＢＭに転送し終わったかど
うかをＰＵステータス信号１１を監視することで判定
し、ＢＭの切替を行うが、この切替のタイミングと同期
させてレジスタリセット信号１４により、ＰＵステータ
スレジスタをリセット（“０”）しておけば、次回から
も同様に判定することができる。
【００２２】転送要求のあったＰＵの処理結果が、今回
ＢＭに転送すべきデータであった場合には、現在、403
他のＰＵがＢＭに処理結果を転送していないかをチェッ
クする。他のＰＵが転送していなければ、次に、404他
のＰＵから転送要求がないかをチェックし、他のＰＵか
ら転送要求があった場合には、406優先度のチェックを
行い、優先順位の高いＰＵに405転送許可を与える。こ
れは、優先順位の高いＰＵから先に処理結果を転送する
ことにより、入力データの取りこぼしを防ぐためであ
る。
ＢＭに転送すべきデータであった場合には、現在、403
他のＰＵがＢＭに処理結果を転送していないかをチェッ
クする。他のＰＵが転送していなければ、次に、404他
のＰＵから転送要求がないかをチェックし、他のＰＵか
ら転送要求があった場合には、406優先度のチェックを
行い、優先順位の高いＰＵに405転送許可を与える。こ
れは、優先順位の高いＰＵから先に処理結果を転送する
ことにより、入力データの取りこぼしを防ぐためであ
る。
【００２３】優先順位の判定は図６に示すように、制御
ＣＰＵ１がデータ入力部２で入力したデータをどのプロ
セッサユニット４にどのような順番で入力するのかを決
定した際に、データ入力を早く開始する順番に各ＰＵに
優先順位を付け、プロセッサユニット出力制御部５内の
１５判定回路に優先順位通知信号１７により予め通知す
ることで、各ＰＵの優先度を判定できる。
ＣＰＵ１がデータ入力部２で入力したデータをどのプロ
セッサユニット４にどのような順番で入力するのかを決
定した際に、データ入力を早く開始する順番に各ＰＵに
優先順位を付け、プロセッサユニット出力制御部５内の
１５判定回路に優先順位通知信号１７により予め通知す
ることで、各ＰＵの優先度を判定できる。
【００２４】ここで、ＰＵの優先順位をデータ入力順に
付けるのは、次の処理データの取りこぼしを防ぐためで
ある。全てのＰＵがＢＭに１回目の処理結果を転送し終
わると、ＢＭを切替えて、次の処理結果の転送を開始す
る。バッファメモリ出力制御部はこの間に１回目の処理
結果が書き込まれたＢＭから処理結果を読み出し、処理
結果記憶部にローカルバス２を介して転送する。
付けるのは、次の処理データの取りこぼしを防ぐためで
ある。全てのＰＵがＢＭに１回目の処理結果を転送し終
わると、ＢＭを切替えて、次の処理結果の転送を開始す
る。バッファメモリ出力制御部はこの間に１回目の処理
結果が書き込まれたＢＭから処理結果を読み出し、処理
結果記憶部にローカルバス２を介して転送する。
【００２５】なお、本実施例では、各ＰＵの処理結果の
転送を制御するためにＰＵステータスレジスタに専用の
転送禁止信号を入力していたが、図７に示すように１８
転送許可信号で共用しても良い。また、本実施例では、
データ入力部から入力したデータを記憶するデータ記憶
部を設けているが、リニアセンサから連続して入力され
るデータをリアルタイムに処理する場合には、データ記
憶部を介すことなく、データ入力部から直接ＰＵにデー
タを伝送しても良い。
転送を制御するためにＰＵステータスレジスタに専用の
転送禁止信号を入力していたが、図７に示すように１８
転送許可信号で共用しても良い。また、本実施例では、
データ入力部から入力したデータを記憶するデータ記憶
部を設けているが、リニアセンサから連続して入力され
るデータをリアルタイムに処理する場合には、データ記
憶部を介すことなく、データ入力部から直接ＰＵにデー
タを伝送しても良い。
【００２６】更に本実施例では、全てのＰＵの処理結果
を処理回数毎に複数のＢＭに転送しているが、図８に示
すように、プロセッサユニット出力制御部５及びバッフ
ァメモリ出力制御部７を複数設けて、数個のＰＵ４毎に
処理結果をそれぞれのＰＵに対応したＢＭ６に処理回数
毎に転送しても良い。この場合には、各ＢＭの内容を処
理結果記憶部８に転送する際に、バッファメモリ選択部
１９により転送の調停を行う。ここでバッファメモリ選
択部での調停もプロセッサユニット出力制御部と同様に
各ＢＭに格納されている処理結果が何回目の処理結果で
あるかを判定し、各ＰＵの優先順位から処理結果記憶部
に転送すべきＢＭを選択し、処理結果の転送を行えば良
い。
を処理回数毎に複数のＢＭに転送しているが、図８に示
すように、プロセッサユニット出力制御部５及びバッフ
ァメモリ出力制御部７を複数設けて、数個のＰＵ４毎に
処理結果をそれぞれのＰＵに対応したＢＭ６に処理回数
毎に転送しても良い。この場合には、各ＢＭの内容を処
理結果記憶部８に転送する際に、バッファメモリ選択部
１９により転送の調停を行う。ここでバッファメモリ選
択部での調停もプロセッサユニット出力制御部と同様に
各ＢＭに格納されている処理結果が何回目の処理結果で
あるかを判定し、各ＰＵの優先順位から処理結果記憶部
に転送すべきＢＭを選択し、処理結果の転送を行えば良
い。
【００２７】
【発明の効果】本発明によれば、異物や欠陥などの自動
検査を行う装置に好適な画像信号等の処理装置を提供す
ることできる。
検査を行う装置に好適な画像信号等の処理装置を提供す
ることできる。
【図１】本発明の一実施例を示す図である。
【図２】本発明によるバッファメモリ切替制御方法の一
実施例を示す図である。
実施例を示す図である。
【図３】本発明によるバッファメモリ切替制御の流れの
一実施例を示す図である。
一実施例を示す図である。
【図４】本発明によるプロセッサユニット出力制御の流
れの一実施例を示す図である。
れの一実施例を示す図である。
【図５】本発明によるプロセッサユニット出力制御方法
の一実施例を示す図である。
の一実施例を示す図である。
【図６】本発明による優先度判定方法の一実施例を示す
図である。
図である。
【図７】本発明の他の実施例を示す図である。
【図８】本発明の他の実施例を示す図である。
【図９】従来技術に係わる処理装置の実施例を示す図で
ある。
ある。
１…制御ＣＰＵ、 ２…データ入力部、３…デー
タ記憶部、４…プロセッサユニット、５…プロセッサユ
ニット出力制御部、６…バッファメモリ、７…バッファ
メモリ出力制御部、８…処理結果記憶部、９…ローカル
バス１、１０…ローカルバス２、 １１…ＰＵステータ
ス信号、１２…ＢＭ切替信号、１３…ＰＵステータスレ
ジスタ、１４…レジスタリセット信号、１５…判定回
路、１６…転送禁止信号、１７…優先順位通知信号、
１８…転送許可信号、１９…バッファメモリ選択部、
301…全ＰＵの結果を出力、302…ＢＭから処理結果記憶
部への転送終了、 303…ＢＭ接続切替、304…Ｂ
Ｍの処理結果転送開始、401…転送要求、 402…処理
回数は、403…現在転送中か、404…他のＰＵから転送要
求は、405…転送許可、406…優先順位は高いか、
911…ＣＰＵ、912…主メモリユニット、914…メモリ・
リード用バス、 915…メモリ・ライト用バス、916,91
7,918,919…バスインターフェース、 920…キャッシ
ュメモリ、921,922…バスコントローラ、 923…Ｉ／Ｏ
ユニット。
タ記憶部、４…プロセッサユニット、５…プロセッサユ
ニット出力制御部、６…バッファメモリ、７…バッファ
メモリ出力制御部、８…処理結果記憶部、９…ローカル
バス１、１０…ローカルバス２、 １１…ＰＵステータ
ス信号、１２…ＢＭ切替信号、１３…ＰＵステータスレ
ジスタ、１４…レジスタリセット信号、１５…判定回
路、１６…転送禁止信号、１７…優先順位通知信号、
１８…転送許可信号、１９…バッファメモリ選択部、
301…全ＰＵの結果を出力、302…ＢＭから処理結果記憶
部への転送終了、 303…ＢＭ接続切替、304…Ｂ
Ｍの処理結果転送開始、401…転送要求、 402…処理
回数は、403…現在転送中か、404…他のＰＵから転送要
求は、405…転送許可、406…優先順位は高いか、
911…ＣＰＵ、912…主メモリユニット、914…メモリ・
リード用バス、 915…メモリ・ライト用バス、916,91
7,918,919…バスインターフェース、 920…キャッシ
ュメモリ、921,922…バスコントローラ、 923…Ｉ／Ｏ
ユニット。
Claims (5)
- 【請求項１】デジタル信号データを時系列的に入力する
データ入力部と、入力データを記憶するデータ記憶部
と、前記データ記憶部のデータを並列に処理する複数の
プロセッサユニットと、該プロセッサユニットによる処
理結果を記憶する処理結果記憶部と、データを伝送する
バスと、全体を制御するＣＰＵを有し、入力したデータ
を複数回に渡り各プロセッサユニットに分配して処理す
る並列データ処理装置において、前記複数のプロセッサ
ユニットと前記処理結果記憶部の間に複数のバッファメ
モリを有し、前記プロセッサユニットの処理結果を該プ
ロセッサユニットの処理回数毎に前記複数のバッファメ
モリを切り替えて一時記憶させるプロセッサユニット出
力制御手段を有することを特徴とする並列データ処理装
置。 - 【請求項２】請求項１において、前記複数のプロセッサ
ユニットに優先順位を付け、複数のプロセッサユニット
から処理結果の転送要求があると、前記転送要求のあっ
たプロセッサユニットの優先順位を判定し、優先順位の
高いプロセッサユニットの転送要求を受け付ける優先順
位判定部と、処理結果の転送回数を記憶する該複数のプ
ロセッサユニットに対応するレジスタを設け、転送要求
のあったプロセッサユニットの処理回数を前記レジスタ
の値により認識し、前記処理回数から転送すべきデータ
かを決定する処理回数判定部を有し、該複数のプロセッ
サユニットから前記バッファメモリに処理結果を書き込
む際には、前記優先順位判定部と処理回数判定部の判定
結果から書き込み許可の判定を行うプロセッサユニット
出力制御手段を有する並列データ処理装置。 - 【請求項３】請求項２において、データ処理を開始する
順番で前記優先順位を付ける並列データ処理装置。 - 【請求項４】請求項１，２または３において、前記プロ
セッサユニット出力制御手段により選択されなかったバ
ッファメモリに対して、処理結果記憶部へのデータ転送
を行わせるバッファメモリ出力制御手段を有する並列デ
ータ処理装置。 - 【請求項５】請求項１乃至４のいずれかにおいて、前記
ＣＰＵ、データ入力部、データ記憶部、プロセッサユニ
ット及び処理結果記憶部に接続され、データ入力部によ
り入力されたデータを伝送するためのローカルバスと処
理結果記憶部とバッファメモリ出力制御手段とに接続さ
れ、プロセッサユニットでの処理結果を伝送するための
ローカルバスを有する並列データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16373297A JPH1115794A (ja) | 1997-06-20 | 1997-06-20 | 並列データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16373297A JPH1115794A (ja) | 1997-06-20 | 1997-06-20 | 並列データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1115794A true JPH1115794A (ja) | 1999-01-22 |
Family
ID=15779624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16373297A Pending JPH1115794A (ja) | 1997-06-20 | 1997-06-20 | 並列データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1115794A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006131021A1 (en) * | 2005-06-07 | 2006-12-14 | Intel Corporation | Error detection and prevention in acoustic data |
| CN112817638A (zh) * | 2019-11-18 | 2021-05-18 | 北京希姆计算科技有限公司 | 一种数据处理装置及方法 |
-
1997
- 1997-06-20 JP JP16373297A patent/JPH1115794A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006131021A1 (en) * | 2005-06-07 | 2006-12-14 | Intel Corporation | Error detection and prevention in acoustic data |
| CN112817638A (zh) * | 2019-11-18 | 2021-05-18 | 北京希姆计算科技有限公司 | 一种数据处理装置及方法 |
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