JPH01276500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えば電気的に書
き込み及び消去が可能にされるＥＥＰＲＯＭ（エレクト
リカリ・イレーザブル＆プログラマブル・リード・オン
リー・メモリ）に利用して有効な技術に関するものであ
る。

〔従来の技術〕

ＥＥＦＲＯＭは、電気的に書き込み及び消去が可能にさ
れる不揮発性メモリである。このようなＥＥＦＲＯＭに
関しては、例えば日経マグロウヒル社１９８５年ｌＯ月
２１日付「日経エレクトロニクスＪ　ｐｐ、１２７−１
５４がある。

〔発明が解決しようとする課題〕

従来のＥＥＦＲＯＭにおいては、１バイト書き替えを行
うのに数鮎も必要とする。そのため、１ワ一ド線分の内
部ラッチ回路を設け、このラッチ回路に書き込みデータ
を書き込んで、１ワ一ド線分の不揮発性記憶素子への同
時書き込みを行うといういわゆるページ書き換え方式を
持つものがある。この方式においては、記憶容量が約６
４にビットの場合、全ワード線が２５６本もなるから、
書き込みだけでも数秒も費やすことになる。例えば、１
ワ一ド線分の書き込みに１０ａａかかるとすると全ワー
ド線分の書き込みに約２．５６秒もかかることになる。

ところで、テストパターンとしては、全ビット論理“０
”、全ビット論理“１”の他チエッカーパターン等約１
０種類あり、それぞれについて５Ｖ、５■±１５％の電
源電圧３点で行うとすると、テストに費やされる時間は
全体で約９０秒もかかってしまう。上記記憶容量は、半
導体技術の進展に伴い、約２５６にビット等容々大きく
される傾向にあり、上記テスト時間が大きな課題になる
ものである。

この発明の目的は、テスト時間の短縮化を実現した半導
体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電気的に書き込みが行われる不揮発性記憶素
子がマトリックス配置されてなるメモリアレイのワード
線を所定のテストモード信号に従い複数本同時選択状態
にする回路を設ける。

〔作　用〕

上記した手段によれば、複数のワード線の同時選択によ
り１回の書き込みで多数のデータの書き込みが行えるた
め、テスト時間の大半を占める書き込み回数を減らせる
からその分テスト時間の短縮化が可能になる。

〔実施例〕

第３図には、この発明が適用されるＥＥＰＲＯＭ装置の
全体概略構成の一実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術により、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。

メモリアレイＭＡＲＹは、後に第１図を参照して説明す
るように、ＭＮＯＳ　（メタル・ナイトライド・オキサ
イド・セミコンダクタ）からなるような電気的に書き込
み及び消去が可能にされた不揮発性記憶素子とアドレス
選択用ＭＯ５ＦＥＴからなるメモリセルがマトリックス
配置されて構成される。

メモリアレイＭＡＲＹのデータ線には、後述するような
ページ書き換えを可能にするラッチ回路が設けられる。

同一のワード線に接続されるメモリセル群は、同一のウ
ェル領域上に形成される。。

バイト単位の書き換えは、１行（ワード線）分の全デー
タを読み出して上記ラッチ回路に記憶させた後にメモリ
セルの記憶情報を消去する。そして、書き換えるべきラ
ッチ回路を指定して書き換えるべきデータを記憶させた
後、１行分の全データをまとめて書き込むものである。

この構成では、ラッチ回路に記憶されたデータを続けて
読み出すというページ読み出しも可能になる。

上記メモリアレイＭＡＲＹの左右両側には、ワード線の
中から１本のワード線を選択するＸ系選択回路Ｘ５ＥＬ
　１とＸ５ＥＬ２が設けられろ。これらのＸ系選択回路
Ｘ５ＥＬ１とＸ５ＥＬ２番ま、Ｘデコーダと書き込み時
に記憶素子（ＭＮＯＳ）ランジスタ）のゲート電極に実
質的に書き込み高電圧Ｖｐｐを供給する書き込み回路と
から構成される。

上記メモリアレイＭＡＲＹの下側には、Ｙ系の選択回路
ＹＳＥＬが設けられる。このＹ系選択回路ＹＳＥＬは、
カラムスイッチと消去回路から構成される。上記カラム
スイ・ノチや消去回路もよ、ＹデコーダＹＤＣＲにより
選択制御される。消去回路は、消去動作のときメモリセ
ルが形成されたウェル領域に書き込み高電圧ｖｐｐを供
給する。このとき、消去すべきメモリセルのＭＮＯＳ）
ランジスタのゲートには上記Ｘ系選択回路Ｘ５ＥＬ　１
゜Ｘ５ＢＬ２によりＯｖが供給される。

上記Ｙ系選択回路ＹＳＥＬにより選択されたデータ線の
信号は、センスアンプＳＡにより増幅される。例えばＹ
系選択回路ＹＳＥＬは、８本のデータ線を選択するので
、それに対応してセンスアンプＳＡは８個の単位回路か
ら構成される。

読み出し動作の場合、上記センスアンプＳＡの増幅出力
信号は、入出カバソファＩＯＢのデータ出カバソファを
通して外部端子りから出力される。

また、書き込み動作の場合には、外部端子りから供給さ
れる書き込みデータは、Ｙ系選択回路ＹＳＥＬ及びメモ
リアレイＭＡＲＹのデータ線を通して上記ラッチ回路に
伝えられて保持される。

なお、上記Ｘ系選択回路Ｘ５ＥＬＩ、Ｘ５ＥＬ２及びＹ
デコーダＹＤＣＲに供給されるアドレス信号は、図示し
ないアドレスバッファを通して供給される。

メモリアレイＭＡＲＹの上側には、上記ラッチ回路を含
む書込阻止回路ＩＨＡが設けられる。この書込阻止回路
ＩＨＡは、メモリアレイＭＡＲＹの各データ線と結合さ
れ、メモリセルへの書き込み時に書き込み（電荷の注入
）を必要としないＭＮＯＳ）ランジスタのドレインに書
き込み電圧と同じような印加して書き込みの阻止を行う
。

ＭＮＯ３Ｉ−ランジスタは、比較的薄いシリコン酸化膜
とその上に形成され比較的厚いシリコン窒化膜（ナイト
ライド）との２層構造のゲート絶縁膜を持つ絶縁ゲート
電界効果トランジスタであり、記憶情報の書込みだけで
なく消去も電気的に行うことができる。消去状態もしく
は記憶情報が書込まれていない状態では、Ｎチャンネル
型ＭＮＯＳトランジスタのしきい値電圧は負の電圧にな
っている。記憶情報の書込み又は消去のために、ゲート
絶縁膜には、トンネル現象によりキャリアの注入が生じ
るような高電界が作用させられる。書込み動作において
、ＭＮＯＳ）ランジスタの基体ゲートとしてのウェル領
域には、例えばばｙ′回路の接地電位のＯｖが印加され
、ゲートには、書き込みのための高電圧が印加される。

ソース領域及びドレイン領域には、書込むべき情報に応
じては＼゛Ｏｖの低電圧又は書き込みレベルの高電圧が
印加される。このときＭＮＯＳ）ランジスタのチャンネ
ル形成領域、すなわちソース領域及びドレイン領域との
間のシリコン領域表面には、上記ゲートの正の高電圧に
応じてチャンネルが誘導される。

このチャンネルの電位はソース領域及びドレイン領域の
電位と等しくなる。ソース領域及びドレイン領域に上記
のようにＯｖの電圧が印加されるとゲート絶縁膜には上
記ゲートの高電圧に応じた高電界が作用する。その結果
、ゲート絶縁膜にはトンネル現象によりチャンネルから
キャリアとしての電子が注入される。これによって、Ｍ
ＮＯＳのしきい値値電圧は、例えば負の電圧から正の電
圧に変化する。

ソース９■域及びドレイン領域に書き込みレベルの高電
圧が印加された場合、ゲートとチャンネルとの間の電位
差が小さい値にされる。このような小電圧差では、トン
ネル現象による電子の注入を起こさせるには不十分とな
る。そのため、ＭＮＯＳのしきい値電圧は変化しない。

書込阻止回路ＩＨＡは、ラッチ回路に保持された情報ビ
ットに応じて、上記トンネル現象による電子の注入を行
わないメモリセルが結合されたデータ線の電位を上記高
電圧にする。

また１、消去の場合には、ＭＮＯＳ）ランジスタのゲー
トにＯＶを与えながらその基体ゲートとしてのウェル領
域に正の高電圧を印加して、逆方向のトンネル現象を生
じしめて、キャリアとしての電子を基体ゲートに戻すこ
とにより行われる。

この実施例では、後述するように、負の高電圧　′が用
いられる。それ故、ＭＮＯＳ）ランジスタのゲートには
、書き込み動作のときには＋５Ｖのようなハイレベルを
供給し、基体としてのウェル領域に一１２Ｖのような負
電圧が供給される。この構成でも、書き、込みを行うべ
きＭＮＯＳ）ランジスタのゲートと基板間には上記のよ
うな高電圧を印加することができる。

昇圧回路ＢＳＴは、＋５Ｖのような電源電圧Ｖｃｃを受
けて、それを昇圧して上記−１２Ｖのような書き込み高
電圧Ｖｌ）Ｉ）を発生させる。この高電圧ｖｐｐは、Ｘ
系選択回路Ｘ５ＥＬＩ、Ｘ５ＥＬ２、Ｙ系選択回路ＹＳ
ＥＬ及び書込阻止回路ＩＨＡに供給する。

制御回路Ｃ０ＮＴは、外部から供給されるチップイネー
ブル信号ＣＥ、ライトイネーブル信号ＷＥ及びアウトプ
ットイネーブル信号ＯＥのような外部制御信号を受けて
、昇圧回路ＢＳＴや上記選択回路Ｘ５ＥＬＩ、Ｘ５ＥＬ
２．ＹＳＥＬやセンスアンプＳＡ及びＤＯＢ等内部の動
作モードを指示する各種制御信号を形成する。

第１図には、上記ＥＥＰＲＯＭ装置の要部具体的一実施
例の回路図が示されている。

ＥＥＰＲＯＭ装置は、特に制限されないが、外部から供
給される＋５■のような比較的低い電源電圧Ｖｃｃと、
それに基づいて内部で形成される一１２Ｖのような負の
筒電圧Ｖρρとによって動作される。Ｘアドレスデコー
ダ等は、０Ｍ０３回路により構成される。０Ｍ０３回路
は、＋５ｖのような比較的低い電源電圧Ｖｃｃが供給さ
れることによって、その動作を行う。したがって、アド
レスデコーダにより形成される選択／非選択信号のレベ
ルは、は−′→５■とされ、ロウレベルは、はり回路の
接地電位のＯＶにされる。

図示のＥＥＦＲＯＭ装置を構成する素子構造それ自体は
、本発明に直接関係が無いので図示しないけれども、そ
の概要は次のようにされる。

図示の装置の全体は、Ｎ型単結晶シリコンから成るよう
な半導体基板上に形成される。ＭＮＯＳトランジスタは
、Ｎチャンネル型とされ、それは、上記半Ｗ体基板の表
面に形成されたＰ型ウール領域もしくはＰ型半導体領域
上に形成される。Ｎチャンネル型ＭＯＳ　Ｆ　ＥＴは、
同様にＰ型半導体領域上に形成される。Ｐチャンネル型
ＭＯ３ＦＥＴは、上記半導体基板上に形成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
ＯＳ）ランジスタＱｍと、それに直列接続された１′つ
のアドレス選択用ＭＯ３ＦＰ：ＴＱｓとから構成されろ
。１つのメモリセルにおいて、１つのＭＮＯＳトランジ
スタＱｍと１つのＭＯ３ＦＥＴＱｓは、例えばＭＮＯＳ
トランジスタＱｍのゲート電極に対してＭＯ３ＦＥＴＱ
ｓのゲート電＋ｉの一部がオーバーラツプされるような
いわゆるスタックドゲート構造とされる。これによって
、メモリセルのサイズは、それを構成する１つのＭＮＯ
ＳトランジスタＱｍと１つのＭＯＳＦＥＴＱＳとが実質
的に一体構造にされることになり小型化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダ、Ｙデコーダのような０Ｍ
０３回路を構成するためのＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔは、各メモリセルのための共通のＰ型ウェル領域に対
して独立にされたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭＯ３ＦＥＴに対する共通の基
体ゲートを構成し、回路の電源電圧Ｖｃｃレベルにされ
る。ＣＭＯ５回路を構成するためのＮチャンネルＭＯＳ
ＦＥＴの基体ゲートとしてのウェル領域は、回路の接地
電位Ｏボルトに維持される。

第１図において、メモリアレイＭＡＲＹは、マトリック
ス配置された複数のメモリセルを含んでいる。１つのメ
モリセルは、ＭＮＯＳトランジスタＱｍと、そのドレイ
ンとデータｖＡ（ビット線もしくはデイジット線）ＤＯ
との間に設けられたアドレス選択用ＭＯＳＦＥＴＱｓと
から構成される。

なお、前述のようなスタックドゲート構造が採用される
場合、ＭＮＯＳトランジスタＱｍのチャンネル形成領域
にＭＯ３ＦＥＴＱｓのチャンネル形成領域が直接的に隣
接されることになる。それ故　　′に、ＭＮＯＳトラン
ジスタＱｍのドレイン、ソースは便宜上の用始であると
理解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱｓのゲートは、ワード線ＷＬＯに
共通接続され、それに対応されたＭＮＯＳ）ランジスタ
Ｑｍのゲートは、書き込みワード線ＷＷＯに共通接続さ
れている。同様に代表として例示的に示されている他の
同一の行に配置されたメモリセルアドレス選択用ＭＯＳ
　Ｆ　ＥＴ及びＭＮＯＳ）−ランジスタのゲートは、そ
れぞれワード線ＷＬＩないしＷＢ２に共通接続されてい
る。

同一の列に配置されたメモリセルのアドレス選択用Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのドレインは、データ線ＤＯ
に共通接続されている。同様に代表として例示的に示さ
れている他の同一の列に配置されたメモリセルのアドレ
ス選択用ＭＯ５ＦＥＴＱｓのドレインは、それぞれデー
タ）ｊｌＤｌに共通接続されている。また、上記データ
線ＤＯとＤｌに平行にソース線ＳＯと８１が配置され、
上記ＭＮＯＳ）ランジスタＱｍのソースがそれぞれ共通
に接続される。これらのソース線Ｓｏ、Ｓ１等は、読み
出し動作のときオン状態ＧごされるスイッチＭ　ＯＳ　
Ｆ　Ｆ。

ＴＱｒを介して接地電位０■が与えられる。

この実施例のメモリアレイＭＡＲＹは、はｙ°次のよう
な電位によって動作される。

まず、読み出し動作において、メモリアレイＭＡＲＹが
形成されるウェル領域ＷＥＬＬの電位は、はソ′回路の
接地電位０■に等しいロウレベルにされる。また、上記
スイッチＭＯ３ＦＥＴＱｒがオフ状態になり、各列のＭ
ＮＯＳ）ランジスタＱｍに接地電位のようなロウレベル
を供給する。ＭＮＯＳトランジスタＱｍのゲート電極に
結合された書き込みワード線ＷＷＯないしＷＷ３は、は
ソ゛接地電位に等しいような電位、すなわちＭＮＯＳト
ランジスタの高しきい値電圧（正）と低しきい値電圧（
負）との間の電圧とされる。ワード線ＷＬＯないしＷＢ
２のうちの選択されるべきワード線は、は−°を源電圧
Ｖｃｃに等しいような選択レベルもしくはハイレベルさ
れ、残りのワード線すなわち非選択ワード線は、はソ゛
接地電位に等しいような非選択レベルもしくはロウレベ
ルにされる。データ線ＤＯないしＤｌのうちの選択され
るべきデータ線には、後述するようなセンスアンプＳＡ
からセンス電流が供給される。例えばワード線ＷＬＯに
よって選択されたメモリセルにおけるＭＮＯＳトランジ
スタＱｍが低しきい値電圧を持っているなら、そのメモ
リセルは、それが結合されたデータ線に対して電流通路
を形成する。選択されたメモリセルにおけるＭＮＯ３Ｉ
−ランジスタＱｍが高しきい値電圧を持っているなら、
そのメモリセルは、実質的に電流通路を形成しない。従
ってメモリセルのデータの読み出しは、センス電流の検
出によって行われる。

書き込み動作において、ウェル領域ＷＥＬＬは、はＭ’
−１２Ｖのような負の高電圧ｖｐｐにされ、スイッチＭ
Ｏ３ＦＥＴＱｒはオフ状態にされる。ワードｖＡＷＬＯ
ないしＷＢ２は、はり接地電位に等しいような非選択レ
ベルもしくはロウレベルにされる。書き込みワード線Ｗ
ＷＯ〜ＷＷ３のうちの１つのワード線は、はゾ電源電圧
Ｖｃｃに１等しいような選択レベルにされ、残りのワー
ド線は、電圧ｖｐｐに近い負高電圧にされる。データ線
は、メモリセルに書き込まれるべきデータに応じて、は
ソ′電源電圧Ｖｃｃに等しいようなハ、イレベルもしく
は負電圧Ｖｐｐに近い負の高電圧を持つロウレベルにさ
れる。

消去動作において、ウェル領域ＷＥＬＬは、はゾ電源電
圧Ｖｃｃに等しいような消去レベルもしくはハイレベル
にされる。ワード線ＷＬＯないしＷＢ２及び書き込みワ
ードｆ！ｗｗｏないしＷＷ３は、消去のために基本的に
はそれぞれ回路の電源電圧Ｖｃｃにほり等しいレベル及
び電圧ｖｐｐに実質的に等しい負の高電圧にされる。し
かしながら、この実施例に従うと、特に制限されないが
、各メモリ行毎のメモリセルの消去が可能となるように
、ワードＩＷＬとＷＷのレベルが決定される。ワード線
ＷＬＯないしＷＢ２のうちの消去が必要とされるメモリ
行に対応されたワード線は、はゾ電源電圧Ｖｃｃに等し
いような消去レベルにされ、消去が　　′必要とされな
いメモリ行に対応されたワード線は、は！′回路の接地
電位のような非消去レベルにされる。書き込みワード線
ＷＷＯないしＷＷ３のうちの上記消去レベルにされるワ
ード線ＷＬと対応する書き込みワード線ＷＷは、はソ′
負電圧ＶｐＩ）に等しいような消去レベルにされ、上記
非消去レベルにされるワード線ＷＬと対応する書き込み
ワード線ＷＷは、はり電源電圧Ｖｃｃに等しいような非
消去レベルにされる。

この実施例に従うと、上述のようにウェル領域ＷＥ　Ｌ
　Ｌ、すなわちＭＮＯＳ）ランジスタＱｍの基体ゲート
に電源電圧Ｖｃｃ印加することによって各ＭＮＯＳトラ
ンジスタの記憶情報を消去する構成がとられる。他方、
ＣＭＯ３回路を構成するＮチャンネルＭＯＳ　Ｆ　ＥＴ
の基体ゲートは、ＭＮＯＳトランジスタの基体ゲートと
は独立に、例えば０ボルトのような電位にされることが
必要とされる。それ故に、前述のように各メモリセルの
基体ゲート、すなわち、メモリアレイＭＡＲＹが形成さ
れた半導体領域ＷＥＬＬは、Ｘデコーダ、Ｘデコーダ等
の周辺回路を構成するＮチャンネル間Ｏ３ＦＥＴが形成
される半導体領域（ウェル領域）と電気的に分離される
。

なお、メモリアレイＭＡＲＹの部分的な消去を可能とし
たいなら、個々のメモリセルをそれぞれ独立のウェル領
域に形成したり、同じ行もしくは列に配置されるメモリ
セルを共通のウェル領域に形成したりすることができる
。この実施例では、前述のようにメモリセルの全体すな
わちメモリアレイＭＡＲＹは１つの共通なウェル領域Ｗ
ＥＬＬ１に形成される。

同図において、ＷＲＴで示されているのは書き込み回路
であり、前記制？１１回路Ｃ０ＮＴから供給される制御
信号Ｃによって動作され、ワード線ＷＬの選択／非選択
レベルに応じて書き込み時に非選択のメモリ行の書き込
み用ワードｖＡＷＷに上記負電圧ｖｐｐを供給し、選択
されたメモリ行の書き込みワード′ＮＡｗｗには電源電
圧Ｖｃｃを供給する。

ＷＤＲで示されているのは、ワードドライバ回路であり
、単位のＸデコーダ回路Ｇｏ等からのデコード出力信号
を受けて、書き込み時に選択されるメモリ行のワード線
ＷＬをロウレベル（ＯＶ）にし、非選択のメモリ行のワ
ード線ＷＬを電源電圧Ｖｃｃのようなハイレベルにする
。また、ワードドライバ回路ＷＤＲは、読み出し時には
、選択されるワード線を上記電源電圧Ｖｃｃのような／
Ｓイレベルにし、非選択のワード線を回路の接地電位の
ようなロウレベルにする。

ワードドライバ回路ＷＤＲＯは、２つの駆動用ＣＭＯＳ
インバータ回路Ｎ１とＮ２を持つ。インバータ回路Ｎ１
の出力端子は、ワード１ＷＬＯに結合される。このイン
バータ回路Ｎ１の入力には、Ｎチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱＩを通して上記デコーダ出力信号が供
給される。他方のインバータ回路Ｎ２の入力には、上記
デコーダ出力信号が直接供給され、その出力信号はＰチ
ャンネル型の伝送ゲートＭＯ３ＦＥＴＱ２を通して上記
インバータ回路Ｎ１の入力に伝えられる。上記伝送ゲー
トＭＯ３ＦＥＴＱＩとＧ２のゲートには、書き込み制御
信号ｗｅが共通に供給される。

例えば、制御信号ｗｅがハイレベルの書き込み動作のと
きには、上記Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴ
ＱＩがオン状態に、Ｐチャンネル型の伝送ゲートＭＯ３
ＦＥＴＱ２がオフ状態となる。

これによって、ノアゲート回路Ｇｏから構成される単位
のＸデコーダ回路の出力信号は、インバータ回路Ｎ１を
通して反転してワード％’％ＷＬＯに伝えられる。すな
わち、ノアゲート回路Ｇｏは、その全入力がロウレベル
（論理″０′″）とき、ノ１イレベル（論理“１”）の
選択信号を形成するので、インバータ回路Ｎｌを通して
上記のようにロウレベルの選択信号を形成する。

これに対して、読み出し動作のとき、制御信号ｗｅがロ
ウレベルにされ、上記Ｎチャンネル型の伝送ゲートＭＯ
３ＦＥＴＱＩがオフ状態に、Ｐチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱ２がオン状態となる。これによって、
ノアゲート回路Ｇ。

から構成される単位のＸデコーダ回路の出力信号は、イ
ンバータ回路Ｎ２とＮ１を通して同相でワード線ＷＬＯ
に伝えられる。すなわち、ノアゲート回路ＧＯは、その
全入力がロウレベル（論理“Ｏ”）とき、ハイレベル（
論理“１”）の選択信号を形成するので、インバータ回
路Ｎ２とＮ１を通してハイレベルの選択信号をワード線
ＷＴ、０に伝える。

上記構成は、他のワード線ＷＬ工ないしＷＬ３に対応し
て設けられる単位のＸデコーダ回路ＣＩなしいＧ３及び
ワードドライバＷＤＲＩなしいＷＤＲ３においても同様
である。上記制御信号ｗｅは、各ワードドライバＷＤＲ
ＩなしいＷＤＲ３の伝送ゲートＭＯ３ＦＥＴに共通に供
給される。

上記カラムスイッチを構成するＭＯＳ　Ｆ　ＥＴＱｙの
ゲートには、ＹデコーダＹＤＣＲの出力信号が供給され
る。ＹデコーダＹＤＣＲの各出力は、読み出し動作時に
おいてはソ電源電圧Ｖｃｃに等しいような選択レベル又
ははソ゛０ボルトに等しいような非選択レベルにされる
。

上記共通データ線ＣＤは、入出力回路１０Ｂを構成する
データ入力回路ＤＩＢの出力端子と、センスアンプＳＡ
と出カバソファ回路ＤＯＢとからなるデータ出力回路の
入力端子に結合されている。

これらは、前記人出カバソファＩＯＢを構成するデータ
入力回路ＤＩＢの入力端子Ｄｉｎとデータ出力回路の出
力端子Ｄｏｕｔは、外部端子りに結合される。

この実施例に従うと、上記のように代表として例示的に
示されている各データ＆％ＤＯ，Ｄｌには、消去／書き
込みに先立って前の記憶情報を保持するためのラッチ回
路ＦＦが設けられる。なお、図示しないが、前記書込阻
止回路ＩＨＡとして動作するレベル変換回路が設けられ
る。すなわち、レベル変換回路は、書き込み動作時にお
いてランチ回路ＦＦの記憶情報に従って選択的にデータ
線の電位を負の高電圧ｖｐｐにさせる。これらによって
、後述するようなページ書き込み動作が可能になる。

この実施例では、テスト時間の短縮化を図るために、上
記単位のデコーダ回路ＧＯないしＧ３の出力には、テス
ト信号ＴＥＯを受けるＮチャンネル型の伝送ゲートＭＯ
８ＦＥＴＱ３等が設けられる。上記伝送ゲートＭＯ８Ｆ
ＥＴＱ３等の出力側には、上記テスト信号ＴＥＯを受け
るＰチャンネル型の伝送ゲートＭＯ３ＦＥＴＱ４等が設
けられる。ワード線ＷＬＯやＷＬ２のように、偶数番目
に対応したワード線には、テスト信号ＴＥ１を受けるイ
ンバータ回路Ｎ３等が設けられ、その出力信号は上記対
応するＰチャンネル型の伝送ゲートＭＯ３ＦＥＴＱ４等
を通して上記デコーダ出力信号とされる。ワード線ＷＬ
１やＷＬ３のように、奇数番目に対応したワード線には
、テスト信号ＴＥ２を受けるインバータ回路が設けられ
、その出力信号は上記対応するＰチャンネル型の伝送ゲ
ー）　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔを通して上記デコーダ出力
信号とされる。

このようなテスト信号ＴＥＯないしＴＢ２及びそれに対
応したテスト回路は、デコーダ回路の出力、言い換える
ならば、アドレス信号によらないで上記テスト信号ＴＥ
ＩないしＴＥ３に従って複数のワード線を同時選択にす
る。

特に制限されないが、読み出し動作モードは、外部端子
ＣＥ、ＷＥ及びＯＥの信号（以下、信号ＣＥ、ＷＥ、Ｏ
Ｅのように記す）のロウレベル、ロウレベル及びハイレ
ベルによって指示され、スタンバイ動作モードは、信号
ＣＥのハイレベルによって指示される。第１図のラッチ
回路ＦＦにデータを書き込ませるための第１書き込み動
作モードは、信号ＣＥ、ＷＥ、ＯＥのロウレベル、ロウ
レベル、ハイレベルによって指示され、メモリセルにデ
ータを書き込ませるための第２書き込み動作モードは、
信号Ｃｍ５ＷＦ、、ＯＥのロウレベル、ロウレベル、ハ
イレベルによって指示される。消去動作モードは、第２
書き込み動作モードが指示されたとき所定期間だけ指示
される。

特に制限されないが、上記テストモード信号ＴＥＯない
しＴＥ２のハイレベル／ロウレベルの設定は、外部端子
から供給するものとしてもよいが、その分外部端子数が
増加する。そこで、この実施例では、特に制限されない
が、上記信号ＣＥ、ＯＥ及びＷＥの組み合わせから形成
される。例えば、信号ＣＥがハイレベルのときに、ＷＥ
とＯＢのハイレベルとロウレベルの組み合わせにより形
成す　′る。あるいは、上記信号ＣＥ、ＷＥ及びＯＥを
ロウレベルにして、３つのアドレス端子からの信号を上
記信号ＴＥＯないしＴＥ２に対応させるものとしてもよ
い。このように共通端子から信号を多重化して入力する
場合、上記テスト信号を保持するためのラッチ回路が設
けられる。

あるいは、上記制御信号の組み合わせにより、まずテス
ト信号ＴＥＯをロウレベルにするというテストモードに
し、それ以後テストモード信号ＴＥＯがハイレベルにリ
セットされるまではアドレス信号が実質的に無効にされ
るからアドレス端子と他のテスト端子ＴＥＩ、ＴＥ２と
して切り換えて使用してもよい。　。

第２Ａ図ないし第２Ｃ図は、上記テスト回路を用い°ζ
メモリアレイＭＡＲＹにチエッカ−模様の書き込み動作
を示すメモリ構成図が示されている。

第２Ａ図の書き込み動作では、第１図に示したテスト（
ｇ号ＴＥＯをロウレベルにし、テスト信号ＴＥ１をハイ
レベルにし、テスト信号ＴＥ２をロウレベルにする。そ
して、データ線に結合されるランチ回路には、同図に○
を付したデータ線に対応したラッチ回路に前記トンネル
現象を利用した電子の注入を示すデータが格納される。

そして、書き込み動作を指示すると、第２Ａ図に示すよ
うに、５■のような書き込み電圧が供給されるワード線
が１本置きとなり、それと上記のような書き込みデータ
が格納されているデータ線との交差点に配置される○で
示したメモリセルに書き込みが行われる。

第２Ｂ図の書き込み動作では、第１図に示したテスト信
号ＴＥＯをロウレベルのままにし、テス）（８号ＴＥＩ
をロウレベルにし、テスト信号ＴＥ２をハイレベルにす
る。そして、データ線に結合されろランチ回路には、同
図にＯを付したように１ビツトずらして前記トンネル現
象を利用した電子の注入を示すデータが格納される。そ
して、書き込み動作を指示すると、第２Ｂ図に示すよう
に、５■のような書き込み電圧が供給されるワード線は
、第２Ａ図の場合に対して１本づれて１本置きとなり、
それと上記のような書き込みデータが格納されていデー
タ線との交差点に配置される○で示したメモリセルに書
き込みが行われる。

上記２回の書き込みにより、第３Ｃ図に示すように、隣
接するビットが異なるといういわゆるチエッカ−模様の
書き込みを終了できる。上記ビットパターンを入れ換え
たチエッカ−模様は、第２Ａ図と、第２Ｂ図でのデータ
線のラッチ回路に取り込まれるビットパターンを入れ換
えればよい。

あるいは、１つの行又は列置きに論理“Ｏ”と論理“１
”が交互に配置されるビットパターンを作るときには、
上記のような１又は２回のワード線選択動作と上記ラン
チ回路に供給する書き込みビットパターンとの組々合わ
せにより簡単に形成できる。

例えば、前記２５６Ｘ２５６ビツトのメモリアレイの場
合、チエッカ−模様を書く場合、ページ書き込みモード
を用いても２５６回の書き込み動作を必要としたが、本
実施例では２回の書き込みで終了する。同様に他のビッ
トパターンも、１回ないし２回の書き込みで済むため、
テスト時間の大幅な短縮化が可能になる。

上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）電気的に書き込みが行われる不揮発性記憶素子が
マトリックス配置されてなるメモリアレイのワード線を
テストモード信号に従い１本置きに同時選択状態にする
回路を設けることにより、データ線に設けられるランチ
回路を用いたページ書き込みとの組み合わせによって、
メモリアレイに書き込むべき種々のビットパターンの大
半が２回の書き込みで終了するから、その分テスト時間
の短縮化が可能になるという効果が得られる。

（２）テスト信号として、制御信号の組み合わせ又は制
御信号とアドレス信号との組み合わせにより形成するこ
とによって、外部端子数を増加させないで上記高速なテ
スト用書き込みが可能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。上記メモリセルにおい
て、ＭＮＯＳトランジスタのソース線側に分離用ＭＯ３
ＦＥＴを設ける構成としてもよい、この分離用ＭＯ３Ｆ
ＥＴの動作は、前記ＭＯＳＦＥＴＱｒと同様である。こ
のような分離用ＭＯＳ　Ｆ　ＥＴは、前記のアドレス選
択Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのようにスタックドゲ
ート構造を利用すればメモリセルのサイズを小さくでき
る。なお、この場合には、第１図に示したソース線が省
略されることはいうまでもない。また、上記ＭＮＯＳト
ランジスタに対する書き込み／消去方式は、ウェル電位
とデータ線及びワード線の電位関係が上記のように相対
的に変化されるものであればよい。そして、書き込み用
の高電圧は、外部端子から供給する構成としてもよい。

また、データ線にランチ回路が設けられない場合、デー
タ線にも上記テスト回路を設ければよい。

この場合にも、前記ワード線と同様に１つ置きのデータ
線に書き込み信号を供給する構成とすればよい。このよ
うなデータ線に設けられるテスト回路を省略して、デー
タ線は、１ビツト又は１バイトの単位等のように外部端
子から供給される書き込み信号に従うものとしてもよい
。この場合でも、ワード線が複数本同時に選択されるか
ら、その分書き込み回数を減らせるとこができる。さら
に、電気的に書き込み／消去が可能とされる記憶素子は
、ＦＬＯＴＯＸ（フローティン′グゲート・トン゛ネル
オキサイド）型であってもよい。このような記憶素子を
用いる場合には、その書き込み／消去動作に応じた制御
電圧が供給されるものである。

上記ＥＥＰＲＯＭ装置は、１チツプのマイクロコンピュ
ータ等のような半導体集積回路装置に内蔵されろもので
あってもよい。

この発明は、消去動作が電気的に行えるＢＥＦＲＯＭの
他、消去動作を紫外線等の照射によ、って行うＥ　Ｐ　
ＲＯＭにも同様に適用できる。すなわち、Ｅ　Ｐ　ＲＯ
Ｍにおいても、その書き込み時間が比較的長くされるか
ら、この発明を適用することによっ′ζ試験時間の短縮
化が可能になる。

〔発明の効果〕

本１９Ｍにおいて開示される発明のうち代表的なものに
よって得られる効果を簡単に説明すれば、下記の通りで
ある。すなわち、電気的に書き込みが行われる不揮発性
記憶索子がマトリックス配置されてなるメモリアレイの
ワード線を所定のテストモード信号に従い複数本同時選
択状態にする回路を設４−することより、１回の書き込
みで多数のデータについて書き込みが行えるため、テス
ト時間の大半を占める書き込み回数を減らせるからその
分テスト時間の短縮化が可能になる。

【図面の簡単な説明】

第１図は、この発明に係ろＥＥＰＲＯＭ装置の要部一実
施例の回路図、 第２Ａ図ないし第２Ｃ図は、その書き込み動作の一例を
説明するためのメモリ構成図、第３回は、この発明が適
用されるＥＥＰＲＯＭの概略ブロック図である。 Ｍ　Ａ　ＲＹ・・メモリアレイ、Ｘ５ＥＬ１．Ｘ５ＥＬ
２・・Ｘ系選択回路、ＹＳＥＬ・・Ｙ系選択回路、ＸＤ
ＣＲ・・Ｘデコーダ、ＹＤＣＲ・−Ｙデコーダ、ＳＡ・
・センスアンプ、ｒＯＢ・・入出カバソファ、ＢＳＴ・
・昇圧回路、ＩＨＡ・・６込阻止回路、Ｃ０ＮＴ・・制
御回路、ＷＲＴ・・書き込み回路、ＷＤＲＯ〜Ｖ／ＤＲ
３・・ワードドラ・Ｃバ、Ｇｏ−Ｇ３・・単位デコーダ
回路、ＤＯＢ・・データ出力回路、Ｌ）ＩＢ・・データ
入力回路、ＷＥＬＬ・・ウェル頭載、ＦＦ・・ラッチ回
路

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込みが行われる不揮発性記憶素子がマ
   トリックス配置されてなるメモリアレイと、所定のテス
   トモード信号に従い上記不揮発性記憶素子が結合される
   ワード線を複数本同時選択状態にする回路とを含むこと
   を特徴とする半導体記憶装置。 ２、上記メモリアレイのデータには、ページ書き込みを
   行うデータラッチ回路が設けられるものであることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記テストモード信号に従いワード線を複数本同時
   選択状態にする回路は、１本置きのワード線を同時選択
   状態にさせるものであることを特徴とする特許請求の範
   囲第１又は第２項記載の半導体記憶装置。