JPH0281398A

JPH0281398A - 半導体記憶装置

Info

Publication number: JPH0281398A
Application number: JP63234067A
Authority: JP
Inventors: Yutaka Kita; 喜多　豊; Joji Okada; 譲二岡田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-19
Filing date: 1988-09-19
Publication date: 1990-03-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関し、例えば不揮発性の
記憶装置に利用して有効な技術に関するものである。

〔従来の技術〕

電気的に書き換え可能なＥＥＰＲＯＭ　（エレクトリカ
リ・イレーザブル及プログラマブル・リード・オンリー
・メモリ）が公知である。このようすＥ　Ｅ　Ｐ　ＲＯ
Ｍに関しては、例えば−オーム社昭和６０年１２月２５
日発行ｒマイクロコンピュータハンドプンクＪ頁２６４
、頁２６６、頁５８８がある。

〔発明が解決しようとする課題〕

上記のようなＥＥＦＲＯＭは、単位の書き込み動作に数
十ｍｓもの比較的長い時間を費やす必要がある。これに
対して通常のＲＡＭ　（ランダム・アクセス・メモリ）
では単位のデータの書き込み動作に数百ｎ３もあれば十
分である。したがって、上記のようなＥＥＦＲＯＭの書
き込み時間はマイクロコンピュータシステム等にとって
は極めて長い時間となるものである。

また、ＥＥＰＲＯＭは、書き込み（書き換え）回数が数
万回しか保証されていないため耐久性の点でも問題を残
している。

この発明の目的は、情報の不揮発化と高速書き込み及び
耐久性の向上を実現した半導体記憶装置を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なもののｗ１
嬰を簡単に説明すれば、下記の通りである。

すなわち、電気的に書き込み及び消去が可能にされた不
揮発性メモリ回路と同じ記憶容量を持つＲＡＭとを備え
、通常動作状態ではＲＡＭに対してメモリアクセスを行
い、情報の不揮発化に応じてＲＡＭと不揮発性メモリ回
路との間でデータを相互に転送させるようにする。

〔作　用〕

上記した手段によれば、保持データの書き換えのための
アクセスはＲＡＭに対して行うことにより高速動作化を
図りつつ必要に応じてＲＡＭとＥＥＰＲＯＭとの間でデ
ータの転送を行うことにより保持データの不揮発化とＥ
ＥＰＲＯＭに対する書き換え回数を減らすことができる
。

〔実施例〕

第１図には、この発明に係る半導体記憶装置の一実施例
のブロック図が示されている。同図に示した各回路プロ
ツタは、公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１個の半導
体基板上において形成される。

この実施例の半導体記憶装置は、ＲＡＭとＥＥＰＲＯＭ
とを備えている。ＲＡＭは、特に制限されないが、後述
するようなスタティック型ＲＡＭあるいはダイナミック
型ＲＡＭから構成される。

上記ＲＡＭとＥＥＰＲＯＭとは同じ記憶容量を持つよう
にされる。

特に制限されないが、この実施例の半導体記憶装置は、
上記のようにＲＡＭとＥＥＦＲＯＭとを備えているが、
外部からはＲＡＭにだけアクセスすることが可能であり
、ＥＥＦＲＯＭに対する外部からの直接的なアクセスが
不能とされる。それ故、外部から供給されるアドレス信
号ＡＤＤは、ＲＡＭのみ供給され、データ端子ＤＡＴは
、ＲＡＭのみが設けられる。それ故、ＲＡＭは上記アド
レス信号ＡＤＤと制御回路Ｃ０ＮＴに供給されるチップ
選択信号Ｃ８、ライトイネーブル信号ＷＥとにより書き
込み又は読み出しが行われる。

この実施例では、情報の不揮発化のためにＥＥＦＲＯＭ
が設けられる。このＥＥＦＲＯＭは、上記制御回路Ｃ０
ＮＴとアドレス発生回路ＡＤＣとによりそのアクセスが
行われる。すなわち、アドレス発生回路ＡＤＣにより形
成されるアドレス信号は、ＲＡＭ及びＥＥＰＲＯＭのＸ
（ワード）系のアドレス端子にＤＳＡに供給される。そ
れ故、ＲＡＭのアドレス入力回路は、上記外部から供給
されるＸ系のアドレス信号と上記データ転送用のＸ系の
アドレス信号とを動作モードに応じて切り換えて取り込
むマルチプレクサ機能を持つものである。特に制限され
ないが、ＲＡＭとＥＥＰＲＯＭとの間のデータ転送を高
速に行うため、ＲＡＭのデータ線とＥＥＰＲＯＭのデー
タ線との間に情報を伝達するラッチ回路ＦＦが設けられ
、ＲＡＭとＥＥＰＲＯＭとの間でワード線単位でのデー
タ転送を行うようにするものである。

例えば、初期状態のときにはＲＡＭに対してメモリアク
セスが行われる。電源を遮断するとき、制御信号ＤＳを
ロウレベルにして、データ転送モードを指定し、ライト
イネーブル信号ＷＥをロウレベルにすると、制御回路Ｃ
０ＮＴはＲＡＭからＥＥＦＲＯＭへのデータ転送と判定
し、アドレス発生回路ＡＤＣを制御し、ＲＡＭとＥＥＰ
ＲＯＭの対応するワード線を選択状態にする。その後に
ラッチ回路を動作状態にし、ＲＡＭ側のデータを取り込
み、それをＥＥＦＲＯＭ側に伝えて書き込み動作を指示
するとＥＥＦＲＯＭ側では上記ラフ子回路ＦＦの保持デ
ータに基づいてワード線の単位で書き込みが行われる。

以後、アドレス発生回路ＡＤＣのアドレスの切り換え動
作を行い上記同様な動作を繰り返して全ワード線につい
て上記のようなデータ転送を行った後に、言い換えるな
らば、ＲＡＭのデータを全てＥＥＦＲＯＭに転送した後
に電源を遮断するようにする。

電源再投入時に制御信号ＤＳをロウレベルにし、ライト
イネーブル信号ＷＥをハイレベルにすると、制御回路Ｃ
０ＮＴはＥＥＰＲＯＭへのデータ転送と判定し、アドレ
ス発生回路ＡＤＣを制御し、ＲＡＭとＥＥＰＲＯＭの対
応するワード線を選択状態にする。その後にラッチ回路
を動作状態にし、ＥＥＦＲＯＭ側のデータを取り込み、
それをＲＡＭ側に伝えて書き込み動作を指示するとＲＡ
Ｍ（ｌ！１では上記ラッチ回路ＦＦの保持データに基づ
いてワード線の単位で書き込みが行われる。以後、アド
レス発生回路ＡＤＣのアドレスの切り換え動作を行い上
記同様な動作を繰り返して全ワード線について上記のよ
うなデータ転送を行った後に、言い換えるならば、ＥＥ
ＦＲＯＭのデータを全てＲＡＭに転送して電源遮断前の
状態に保持データが回復した後にＲＡＭに対するメモリ
アクセスを許可する。すなわち、上記アドレス発生回路
ＡＤＣが動作中においては、ビジー信号ＢＳＹがロウレ
ベルになって、外部からＲＡＭへのアクセスを禁止する
ようにする。

第２図には、上記ＲＡＭ部の要部具体的一実施例の回路
図が示されている。同図のＲＡＭは、公知のＣＭＯ３集
積回路技術によって、後述するようなＥＥＦＲＯＭとと
もに単結晶シリコンからなるような１個の半導体基板上
に形成される。各ＭＯ３ＦＥＴは、ポリシリコンからな
るようなゲート電極を一種の不純物導入マスクとするい
わゆるセルファライン技術によって製造される。同図に
おいて、ＰチャンネルＭＯ３ＦＥＴは、そのチャンネル
部分に矢印が付加されることによって、ＮチャンネルＭ
Ｏ３ＦＥＴと区別される。

同図のＮチャンネルＭＯ３ＦＥＴは、Ｎ型半導体基板上
に形成されたＰ型中エル領域上に形成される。Ｐチャン
ネル部分　Ｓ　Ｆ　ＥＴは、Ｎ型半導体基板上に形成さ
れる。Ｎチャンネル型ＭＯ３ＦＥＴの基板ゲートとして
のＰ型ウェル領域は、回路の接地端子に結合され、Ｐチ
ャンネル型ＭＯ３ＦＥＴの共通の基板ゲートとしてのＮ
型半導体基板は、回路の電源端子に結合される。なお、
メモリセルを構成するＮチャンネル部分　Ｓ　Ｆ　ＥＴ
をウェル領域に形成する構成は、α線等によって引き起
こされるメモリセルの蓄積情報の誤った反転を防止する
上で効果的である。また、上記のような構成は、後述す
るようなＥＥＦＲＯＭを構成するＭＮＯＳ）ランジスタ
も上記同様なＰ型ウェル領域により形成されることと対
応している。

メモリアレイは、代表として例示的に示されているマト
リックス配置された複数のメモリセルＭＣ、ポリシリコ
ン層からなるワード線ＷＯないしＷｎ及び相補データ線
（ビット線又はデイジット線）Ｄｏ、ｎｏないしＤＩ、
ＤＩから構成されている。メモリセルＭＣのそれぞれは
、互いに同じ構成にされ、その１つの具体的回路が代表
とじて示されているように、ゲートとドレインが互いに
交差結線され、かつソースが回路の接地点に結合された
記憶ＭＯ３ＦＥＴＱＩ、Ｑ２と、上記ＭＯ３ＦＥＴＱＩ
、Ｑ２（７）ｌ’レイ７と電源端子Ｖｃｃとの間に設け
られたポリ　（多結晶）シリコン層からなる高抵抗Ｒ１
，Ｒ２とを含んでいる。上記ＭＯ３ＦＥＴＱＩ、Ｑ２の
共通接続点と相補データ線Ｄｏ、ＤＯとの間に伝送ゲー
トＭＯ８ＦＥＴＱ３゜Ｑ４が設けられている。同じ行に
配置されたメモリセルの伝送ゲートＭＯ３ＦＥＴＱ３．
Ｑ４等のゲートは、それぞれ例示的に示された対応する
ワード線ＷＯ等に共通に接続され、同じ列に配置された
メモリセルの入出力端子は、それぞれ例示的に示された
対応する一対の相補データ（又はビット）線ＤＯ，Ｄｏ
及びＤＩ、Ｄｌ等に接続されている。

上記メモリセルＭＣにおいて、ＭＯ３ＦＥＴＱ１、Ｑ２
及び抵抗Ｒ１，Ｒ２からなる記憶回路は、一種のフリッ
プフロップ回路を構成しているが、情報保持状態におけ
る動作点は、普通の意味でのフリップフロップ回路のそ
れと随分異なる。すなわち、上記メモリセルＭＣにおい
て、それを低消費電力にさせるため、その抵抗Ｒ１は、
ＭＯ３ＦＥＴＱ１がオフ状態にされているときのＭＯ３
ＦＥＴＱ２のゲート電圧をそのしきい値電圧よりも若干
高い電圧に維持させることができる程度の著しく高い抵
抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。言
い換えると、上記抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱ１
．、Ｑ２のドレインリーク電流を補償できる程度の高抵
抗にされる。抵抗Ｒ１、Ｒ２は、ＭＯ３ＦＥＴＱ２のゲ
ート容量（図示しない）に蓄積されている情報電荷が放
電させられてしまうのを防ぐ程度の電流供給能力を持つ
。

この実施例に従うと、半導体記憶装置がＣＭＯＳＩＣ技
術によって製造されるにもかかわらず、上記のようにメ
モリセルＭＣはＮチャンネル間Ｏ３ＦＥＴとポリシリコ
ン抵抗素子とから構成される。この実施例のメモリセル
ＭＣは、上記ポリシリコン抵抗素子に代えてＰチャンネ
ルＭＯ３ＦＥＴを用いる場合に比べ、その大きさ（占有
面積）を小さくできる。すなわち、ポリシリコン抵抗を
用いた場合、駆動ＭＯＳ　Ｆ　ＥＴＱ　１又はＱ２のゲ
ート電極と一体的に形成できるとともに、それ自体のサ
イズを小型化できる。そして、ＰチャンネルＭＯ３ＦＥ
Ｔを用いるメモリセルＭＣ２のように、駆動ＭＯ３ＦＥ
ＴＱＩ、Ｑ２から比較的大きな距離を持って離さなけれ
ばならないことがないので無駄な空白部分が生じない。

これによって、上記メモリセルＭＣからなるスタティッ
ク型ＲＡＭの占有面積を比較的小さくすることができる
ものである。

なお、上記のようなメモリセルＭＣに代えて、ＣＭＯＳ
インバータ回路の入力と出力とを交差接続した構成のラ
ッチ回路を用いるものであってもよいことはいうまでも
ない。

ワード線ＷＯ，Ｗｎは、×アドレスデコーダＸＤＣＲに
より選択状態にされる。ＸアドレスデコーダＸＤＣＲは
、Ｘアドレス信号ＡＤＤ又はＡＤＡを解読して１つのワ
ード線の選択信号を形成する。この実施例では、Ｘアド
レスデコーダＸＤＣＲの人力部に上記のような通常のメ
モリアクセスのためのアドレス信号ＡＤＤと、ＲＡＭと
後述するようなＥＥＰＲＯＭとの相互のデータ転送を行
うアドレス信号ＤＳＡとを切り換える図示しないマルチ
プレクサが設けらると理解されたい。この構成に代え、
図示しないアドレス入力回路（ハソファ）に上記のよう
なマルチプレクサ機能を持たせるものとしてもよい。

上記メモリアレイにおける一対の相補データ線Ｄｏ、Ｄ
Ｏ及びＤＩ、Ｄｉは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ５．Ｑ６及びＱ７．Ｑ８から構
成されたカラムスイッチ回路を介してコモン相補データ
線ＣＤ、ＣＤに接続される。このコモン相補データ線Ｃ
Ｄ、ＣＤには、入出力回路１０Ｂを構成する読み出し用
の出力回路の入力端子と、書き込み用の入力回路の出力
端子とに接続される。

カラムスイッチ回路を構成するＭＯＳ　Ｆ　ＥＴＱ５、
Ｑ６及びＱ７．Ｑ８のゲートには、それぞれＹアドレス
デコーダＹＤＣＲによって形成される選択信号ＹＯ，Ｙ
ｌが供給される。このＹアドレスデコーダＹＤＣＲは、
メモリアクセスのためのＹ系の外部から供給されるアド
レス信号ＡＤＤを解読して上記カラム選択信号を形成す
る。

この実施例においては、ＲＡ　Ｍと後述するようなＥＥ
ＰＲＯＭとの間のデータ転送を高速に行うため、それぞ
れ対とされた相補データ線ＤＯ，ＤＯ及びＤｌ、Ｄｉに
は、次のような増幅回路を兼ねたラッチ回路ＦＦが設け
られる。

ＰチャンネルＭＯ８ＦＥＴＱＩ　Ｏ，Ｑｌ　２とＮチャ
ンネルＭＯ３ＦＥＴＱＩ１．Ｑｌ３とによりそれぞれ構
成された一対のＣＭＯＳインバータ回路は、その入力と
出力とが交差結線されてラッチ形態にされる。この単位
のラッチ回路の一対の入出力端子は転送ゲートを構成す
るスイッチＭＯ３ＦＥＴＱ２２、Ｑ２３を介して上記相
補データ線Ｄｏ、ＤＯに結合される。この単位のラッチ
回路は、相補動作制御信号（ラッチ回路の活性化パルス
）ＦＦＥ、ＦＦＥをそれぞれ受けるＰチャンネルＭＯ３
ＦＥＴＱＩ　４とＮチャンネルＭＯ３ＦＥＴＱ１５を通
して電源電圧Ｖｃｃと回路の接地電位が供給される。他
の相補データ線ＤＩ、Ｄ１等にも上記類似のスイッチＭ
Ｏ３ＦＥＴＱ２４．Ｑ２５を介してＭＯＳＦＥＴＱ１６
〜Ｑ２１により構成された単位のラッチ回路が設けられ
る。上記転送ゲートとしてのスイッチＭＯ３ＦＥＴＱ２
２〜Ｑ２５のゲートには、ＲＡＭ側を選択する制御信号
ＲＡＭ５が供給される。上記動作制御信号ＦＦＥ、ＦＦ
Ｅ及びＲＡＭ５は、前記のような制御回路Ｃ０ＮＴによ
り形成される。なお、図示しないが、上記相補データ線
Ｄｏ、ＤｏないしＤｉ、Ｄｌ等には負荷ＭＯＳ　Ｆ　Ｅ
Ｔ等の適当な負荷手段が設けられる。

これにより、通常動作状態ではスタテイ・７り型ＲＡＭ
と同様にアドレス指定と制御信号Ｃ８とＷＥの組み合わ
せにより、入出力回路１０Ｂを通して書き込み／読み出
しがなされる。

前述のように情報の不揮発化等のために、う。

子回路ＦＦにＲＡＭ側のデータを取り込むとき、１つの
ワード線ＷＯ等を選択して相補データ線Ｄ０、Ｄｏない
しＤＩ、Ｄｉに選択されたメモリセルの記憶情報を伝え
る。この状態でスイッチＭＯ３ＦＥＴＱ２２〜Ｑ２５を
オン状態にし、相補動作制御信号ＦＦＥをロウレベルに
、ＦＦＥをハイレベルにして増幅回路を兼ねたラッチ回
路を動作状態にする。これにより、ラッチ回路ＦＦは上
記ワード線ＷＯに対応したメモリセルの記憶情報を増幅
し、それを保持するものとなる。このラッチ回路ＦＦに
取り込まれた情報は、ＥＥＰＲＯＭを選択するスイッチ
ＭＯ３ＦＥＴＱ２６．Ｑ２７等を介して次に説明するよ
うなＥＥＰＲＯＭのデータ線に伝えられる。

第３図には、上記ＥＥＰＲＯＭの一実施例の要部回路図
が示されている。同図の各回路素子に付された回路記号
は、第２図のものと一部重複しているが、それぞれは全
く別のものであると理解されたい。

ＥＥＰＲＯＭは、特に制限されないが、外部から供給さ
れる＋５■のような比較的低い電源電圧Ｖｃｃと、−１
２Ｖのような負の高電圧−ｖｐｐとによって動作される
。Ｘ系の選択回路を構成するＸアドレスデコーダＸ−Ｄ
ＣＲ等は、０Ｍ０３回路により構成される。０Ｍ０３回
路は、＋５Ｖのような比較的低い電源電圧Ｖｃｃが供給
されることによってその動作を行う。したがって、アド
レスデコーダＸ−ＤＣＲにより形成される選択／非選択
の信号レベルははｓ’　＋　５　’Ｊとされ、ロウレベ
ルはは一゛回路の接地電位のＯｖにされる。

図示のＥＥＦＲＯＭを構成する素子構造それ自体は、本
発明に直接関係が無いので図示しないけれども、その概
要は次のようにされる。

すなわち、前記スタティック型ＲＡＭと同様にＮ型単結
晶シリコンから成るような半導体基板上に形成される。

ＭＮＯＳ）ランジスタは、Ｎチャンネル型とされ、それ
は、上記半導体基板の表面に形成されたＰ型つェル領域
上に形成される。Ｎチャンネル型ＭＯＳＦＥＴは、同様
にＰ型つェル領域上に形成される。Ｐチャンネル型ＭＯ
３ＦＥＴは、上記半導体基板上に形成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
Ｏ３Ｉ−ランジスタと、それに直列接続された２つのＭ
ＯＳＦＥＴとから構成される。１つのメモリセルにおい
て、１つのＭＮＯ３Ｉ−ランジスタと２つのＭＯＳ　Ｆ
　ＥＴは、例えばＭＮＯＳトランジスタのゲート電極に
対してそれぞれ２つのＭＯＳ　Ｆ　ＥＴのゲート電極の
一部がオーハーラソプされるようないわゆるスタックド
ゲート構造とされる。これによって、メモリセルのサイ
ズは、それを構成する１つのＭＮＯＳトランジスタと２
つのＭ　ＯＳ　Ｆ　Ｅ　Ｔとが実質的に一体構造にされ
ることになり、小型化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダのような０Ｍ０３回路を構
成するためのＮチャンネルＭＯＳＦＥＴは、各メモリセ
ルのための共通のＰ型ウェル領域に対して独立にされた
Ｐ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　”Ｆに対す
る共通の基体ゲートを構成し、回路の電源電圧Ｖｃｃレ
ベルにされる。ＣＭＯ３回路を構成するためのＮチャン
ネルＭＯ３ＦＥＴの基体ゲートとしてのウェル領域は、
回路の接地電位Ｏボルトに維持される。

メモリアレイは、マトリックス配置された複数のメモリ
セルを含んでいる。１つのメモリセルは、ＭＮＯＳ）ラ
ンジスタＱ２と、そのドレインとデータｖＡ（ビット線
もしくはデイジット線）Ｄｌとの間に設けられたアドレ
ス選択用ＭＯＳ　Ｆ　ＥＴＱｌと、特に制限されないが
、上記ＭＮＯ３）ランジスタＱ２のソースと共通ソース
線との間に設けられた分離用ＭＯ３ＦＥＴＱ３とから構
成される。

なお、スタックドゲート構造が採用される場合、ＭＮＯ
Ｓ）ランジスタＱ２のチャンネル形成領域にＭＯＳ　Ｆ
　ＥＴＱ　１、Ｑ３のチャンネル形成領域が直接的に隣
接されることになる。それ故に、ＭＮＯＳ　）ランジス
タＱ２のドレイン、ソースは、便宜上の用語であると理
解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱＩ等のゲートは、第１ワード線Ｗ
ｌｌに共通接続され、それに対応されたＭＮＯＳトラン
ジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通接
続されている。同様に他の同一の行に配置されたメモリ
セルアドレス選択用ＭＯ３ＦＥＴ及びＭＮＯＳトランジ
スタのゲートは、それぞれ第１ワード線Ｗ２１．Ｗ２２
に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用ＭＯ
３ＦＥＴＱＩ等のドレインは、データ線線ＤＯに共通接
続されている。同様に他の同一の列に配置されたメモリ
セルのアドレス選択用ＭＯ３ＦＥＴのドレインは、それ
ぞれデータ線ＤＩに共通接続されている。

各メモリセルにおける分離用ＭＯ３ＦＥＴＱ３のソース
は共通にされ、共通ソース′線Ｃ８を構成している。

この実施例のメモリアレイは、はソ次のような電位によ
って動作される。

読み出し動作において、ウェル領域ＷＥＬＬの電位Ｖｗ
は、はソ°回路の接地電位Ｏボルトに等しいロウレベル
にされる。共通ソース線Ｃ８は、接地電位と実質的に等
しいロウレベルにされる。分離用ＭＯ３ＦＥＴＱ３のゲ
ートに結合された制御線は、これらのＭＯ３ＦＥＴＱ３
をオン状態にさせるように、はｙ電源電圧Ｖｃｃに等し
いようなハイレベルにされる。それぞれＭＮＯＳ）ラン
ジスタのゲート電極に結合された第２ワード線Ｗ１２な
いしＷ２２は、はり接地電位に等しいような電位、すな
わちＭＮＯＳ）ランジスタの高しきい値電圧と低しきい
値電圧との間の電圧とされる。第１ワード線Ｗｌｌない
しＷ２１のうちの選択されるべきワード線は、はり電源
電圧Ｖｃｃに等しいような選択レベルもしくはハイレベ
ルされ、残りのワード線すなわち非選択ワード線は、は
ｙ゛接地電位に等しいような非選択レベルもしくはロウ
レベルにされる。データ線ＤｏないしＤｌには図示しな
い適当な負荷回路からセンス電流が供給される。

第１ワード線によって選択されたメモリセルにおけるＭ
ＮＯＳトランジスタが低しきい値電圧を持っているなら
、そのメモリセルは、それが結合されたデータ線に対し
て電流通路を形成する。選択されたメモリセルにおける
ＭＮＯＳ　）ランジスタが高しきい値電圧を持っている
なら、そのメモリセルは、実質的に電流通路を形成しな
い。従ってメモリセルのデータの読み出しは、センス電
流の有無に従ったデータ線Ｄｏ、Ｄｉの電圧として現れ
る。この電圧は、ＥＥＰＲＯＭからＲＡＭへのデータ転
送のとき、前記スイッチＭＯＳ　Ｆ　ＥＴＱ２６、Ｑ２
７等を介して増幅機能を持つラッチ回路ＦＦに取り込ま
れる。

書き込み動作において、ウェル領域ＷＥＬＬは、はＱ−
Ｖｐｐに等しいような負の高電圧にされ、分離用ＭＯ３
ＦＥＴＱ３のゲート電極に結合された制御線は、それら
のＭＯ３ＦＥＴＱ３をオフ状態にさせるように負の高電
位にされる。第１ワード線ＷｌｌないしＷ２１は、はソ
゛接地電位に等しいような非選択レベルもしくはロウレ
ベルにされる。

第２ワード線Ｗ１２ないしＷ２２のうちの１つのワード
線は、はゾ電源電圧Ｖｃｃに等しいような選択レベルに
され、残りの第２ワード線は、電圧−Ｖｌ）りに近い負
の高電圧にされる。データ線は、メモリセルに書き込ま
れるべきデータに応じて、はＶ゛電源電圧Ｖｃｃに等し
いようなハイレベルもしくは負電圧−ｖｐｐに近い負の
高電圧を持つロウレベルにされる。

消去動作において、ウェル領域ＷＥＬＬ及び共通ソース
線Ｃ８は、はソ′電源電圧Ｖｃｃに等しいような消去レ
ベルもしくはハイレベルにされる。第１ワード線Ｗｌｌ
ないしＷ２１は及び第２ワード線Ｗ１２ないしＷ’２２
は、消去のために、基本的にはそれぞれ回路の電源電圧
Ｖｃｃにはソ′等しいレベル及び電圧−ｖｐｐに実質的
に等しいレベルされる。しかしながら、この実施例に従
うと、特に制限されないが、各メモリ行毎のメモリセル
の消去が可能となるように、第１、第２ワード線のレベ
ルが決定される。第１ワード＆１Ｗ１１ないしＷ２１の
うちの消去が必要とされるメモリ行に対応された第１ワ
ード線は、はソ°電源電圧Ｖｃｃに等しいような消去レ
ベルにされ、消去が必要とされないメモリ行に対応され
た第１ワード線は、は＼′回路の接地電位のような非消
去レベルにされる。第２ワードｖＡＷ１２ないしＷ２２
のうちの上記消去レベルにされる第１ワード線と対応す
る第２ワード線は、はソ′負電圧−ｖｐｐに等しいよう
な消去レベルにされ、上記非消去レベルにされる第１ワ
ード線と対応する第２ワード線は、はソ゛電源電圧Ｖｃ
ｃに等しいような非消去レベルにされる。

この実施例に従うと、上述のようにウェル領域、すなわ
ちＭＮＯＳ）ランジスタの基体ゲートに電源電圧Ｖｃｃ
を印加することによって各ＭＮＯＳトランジスタの記憶
情報を消去する構成がとられる。

他方、ＣＭＯ３回路を構成するＮチャンネルＭＯ３ＦＥ
Ｔの基体ゲートは、ＭＮＯ３Ｉ−ランジスタの基体ゲー
トとは独立に、例えば０ボルトのような電位にされるこ
とが必要とされる。それ故に、前述のように各メモリセ
ルの基体ゲート、すなわち、メモリアレイが形成された
半導体領域ＷＥＬＬは、Ｘデコーダ等の周辺回路を構成
するＮチャンネルＭＯ３ＦＥＴが形成される半導体領域
（ウェル領域）と電気的に分離される。

域ＷＥＬＬに形成される。

上記第１、第２’７−ＦｖＡＷｌ　１な１ＬＷ２１及び
Ｗ１２ないしＷ２２は、それぞれＸデコーダＸ−ＤＣＲ
によって駆動される。ＸデコーダＸ−ＤＣＲは、特に制
限されないが、メモリアレイのメモリ行に一対一対応さ
れた複数の単位デコーダ回路から成る。１つの単位デコ
ーダ回路は、例えば図示のような、アドレス信号を受け
るノア（Ｎ。

Ｒ）ゲート回路Ｎ０Ｒ１、ゲート回路Ｇ及びレベル変換
回路ＬＶＣから構成される。

ゲート回路Ｇは、少なくとも読み出し動作時において、
それに対応されたノアゲート回路の出力を、対応の第１
ワード線に伝達させ、また書き込み動作において対応の
ノアゲート回路の出力にかかわらずに第１ワード線を回
路の接地電位に実質的に等しいレベルにさせる構成とさ
れる。この実施例に従うと、ゲート回路Ｇは、前述の選
択消去動作を可能とするために、読み出し動作時ととも
に、消去動作時においても、それに対応されたノアゲー
ト回路の出力を対応の第１ワード線に伝達させるように
構成される。

レベル変換回路ＬＶＣは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応じて第２ワード線をはｙ゛電源電
圧ＶＣＣに等しい選択レベルにさせ、ノアゲート回路の
出力がロウレベルの非選択レベルならそれに応じて第２
ワード線をはソ゛負電圧−Ｖｌ）Ｉ）に等しい非選択レ
ベルにさせる。レベル変換回路ＬＶＣは、また消去動作
時において、それに対応されたノアゲート回路の出力が
ハイレベルの選択レベルならそれに応じて第２ワード線
をはり負電圧−ｖｐｐに等しい消去選択レベルにさせ、
ノアゲート回路の出力がロウレベルの非選択レベルなら
それに応じて第２ワード線をは譬電源電圧Ｖｃｃに等し
い消去非選択レベルにさせる。

分離用ＭＯ３ＦＥＴＱ３等のゲートは、制御電圧発生回
路Ｖｉｇ−Ｇにより形成される制御電圧■ｉｇが供給さ
れる制御線に共通結合されている。これら分離用ＭＯ３
ＦＥＴＱ３等のソースは、それぞれ共通化されて共通ソ
ース線ＣＳを構成する。

上記分離用ＭＯ３ＦＥＴＱ３に供給される制御電圧Ｖｉ
ｇは、ＭＮＯＳ）ランジスタべ後述するような書き込み
動作において、第２ワード線Ｗ２１ないしＷ２２のうち
の選択されるべきメモリセルが結合されたワード線がハ
イレベル（５■）とされ、基体ゲートとしてのウェル領
域ＷＥＬＬが約−１２■とされるとともに、例えばデー
タ線ＤＯが約１０Ｖにされたとき、上記ＭＯＳ　Ｆ　Ｅ
ＴＱ　３をオフ状態にさせるように約−１０Ｖのような
低い電位にされる。これにより、例えデータ線ＤＩが＋
５■のようなハイレベルにされていても、データ４ｉＤ
１から上記書き込みを行うべきメモリセル側に電流が流
れ込むのが防止される。

共通ソース線ＣＳは、共通ソース線駆動回路ＤＶＲの出
力端子に結合されている。

駆動回路ＤＶＲは、基本的には、消去動作時に共通ソー
ス線ＣＳをはヌ゛電源電圧Ｖｃｃレベルに駆動すること
ができ、また読み出し動作時に共通ソース線ＣＳをほり
回路の接地電位にまで駆動することができる出力特性を
持てば良い。これによって、消去動作において、ウェル
領域ＷＥＬＬが電源電圧Ｖｃｃレベルにされたとき、Ｍ
ＯＳＦＥＴＱ３の共通ソース線Ｃ８に結合された電極と
ウェル領域ＷＥＬＬとの間の接合が順方向にバイアスさ
れてしまうことを防ぐことができる。また、読み出し動
作に必要とされる電流経路を、共通ソース線Ｃ８と回路
の接地点との間に形成させることができる。

駆動回路ＤＶＲは、特に制限されないが、回路の電源端
子Ｖｃｃと共通ソース線ＣＳとの間に設けられたＭＯ３
ＦＥＴＱ６、共通ソース線Ｃ８と回路の接地点との間に
並列接続されたＭＯ３ＦＥＴＱ７及びＱ８、及びＣＭＯ
Ｓインバータ回路ＩＶから成る。

上記ＭＯ３ＦＥＴＱ７．Ｑ８のゲートには、制御信号ｅ
ｒが供給され、ＭＯ３ＦＥＴＱ６のゲートには、上記制
御信号ｅｒがインバータ回路ＩＶによって反転されて供
給される。これにより、上記ＭＯ３ＦＥＴＱ７．Ｑ８と
Ｑ６は、上記制御信号ｅｒのレベルに応じて相補的にオ
ン／オフ状態にされる。制御信号ｅｒは、基本的には、
消去動作時においてＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　６をオ
ン状態にさせ、かつＭＯ３ＦＥＴＱ７及びＱ８をオン状
態にさせるようには＼゛電ａ電圧Ｖｃｃに等しいような
ハイレベルにされ、読み出し及び書き込み動作時におい
て、は＼′Ｏボルトに等しいようなロウレベルにされる
。この実施例に従うと、制御信号ｅｒは、ウェル領域Ｗ
ＥＬＬに形成されたＭＯＳＦＥＴ等によって形成された
ＰＮ接合が順方向バイアス状態にされてしまうことを防
ぐように、ウェル領域の電位の変化タイミングに対応し
てその出力タイミングが制御される。

この実施例に従うと、第２ワード線Ｗ１２．Ｗ２２と共
通ソース線Ｃ８との間に、それぞれＭＯＳＦＥＴＱ４．
Ｑ５が設けられている。これらのＭＯ３ＦＥＴＱ４．Ｑ
５は、制御信号ｅ　ｒ　／　ｗ　ｅによってスイッチ制
御される。特に制限されないが、制御信号ｅ　ｒ　／　
ｗ　ｅは、そのハイレベルがはゾ電源電圧Ｖｃｃに等し
いレベルにされ、そのロウレベルかはＶ接地電位に等し
いレベルにされる。

ＭＯ３ＦＥＴＱ４．Ｑ５は、第２ワード線Ｗ１２゜Ｗ２
２に負電位が与えられたときでも良好にオフ状態にされ
るように、Ｐチャンネル型にされる。

スイッチＭＯ３ＦＥＴＱ４．Ｑ５等は、読み出し動作の
ときに、ＭＮＯＳ　ｌ−ランジスタＱ２等のゲートと共
通ソース線ＣＳを短絡して両者を同電位にするようにオ
ン状態にされる。これらのスイ。

チＭＯ３ＦＥＴＱ４．Ｑ５は、次の理由によって各第２
ワード線と共通ソースｖＡＣ８との間に設けられている
。

すなわち、駆動回路ＤＶＲにおけるＭＯ３ＦＥＴＱ７．
Ｑ８は、読み出し動作時に制御信号ｅｒがは一〇ボルト
に等しいロウレベルにされることによって、オン状態に
される。この場合、ＭＯ３ＦＥＴＱ７　　Ｑ８は、それ
らが図示のように並列接続されているけれども、無視し
得ないオン抵抗を持つ。その結果、共通ソース線Ｃ８は
、読み出し時にそれに流れる電流によってその電位が上
昇する。特に、ＭＯＳＦＥＴＱ？、Ｑ８がＰチャンネル
型から成る場合、これらのＭＯ３ＦＥＴＱ７゜Ｑ８は、
共通ソース線ＣＳを回路の接地電位にまで変化させるよ
うな駆動能力を持たないので、共通ソース線Ｃ８の電位
の浮き上がり量が大きくなる。すなわち、ＭＯ３ＦＥＴ
Ｑ７．Ｑ８は、それにおける共通ソース線Ｃ８に結合さ
れた電流転送電極が、メモリアレイ及び共通ソース線Ｃ
８を介して与えられる正電位に対してソース電極として
作用するごとになるので、共通ソースｖＡＣ８がそれぞ
れのしきい値電圧以下の電位になると、実質的にオフ状
態になる。このような共通ソース線Ｃ８の電位の上昇は
、ＭＮＯＳトランジスタの基板効果による実効的なしき
い値電圧の増大をもたらし、低しきい値電圧を持つべき
ＭＮＯ３トランジスタのコンダクタンスを減少させる。

言い換えると、低いしきい値電圧持つＭＮＯＳトランジ
スタを介して流れる読み出し電流が減少される。上記短
絡ＭＯ３ＦＥＴＱ４．Ｑ５は、読み出し動作時に各第２
ワード線Ｗ１２．Ｗ２２の電位を共通ソース線Ｃ８の電
位と実質的に等しくさせ、これによってＭＮＯ３トラン
ジスタの実効しきい値電圧の増大を防止する。

上記メモリアレイが形成されるウェル領域ＷＥＬＬには
、制御電圧発生回路Ｖｗ−Ｇにより形成された制４１Ｕ
電圧Ｖｗ−Ｇが供給される。この電圧Ｖｗは、書き込み
動作のときに約−１２Ｖのような負の高電圧にされ、消
去動作のときに約＋５■の電位にされ、それ以外におい
て約０■にされる。

この実施例では、ＲＡＭとの高速なデータ転送を可能と
するために、各データ線Ｄｏ、ＤＩ等は上記スイッチＭ
Ｏ３ＦＥＴＱ２６．Ｑ２７等を介して単位のラッチ回路
ＵＦＦに結合される。各データ線Ｄｏ、Ｄ１等には書き
込み動作時においてラッチ回路ＦＦの記憶情報に従って
選択的にデータ線の電位を負の高電圧−ｖｐｐにさせる
レヘル変換回路ＬＶＣが設けられる。これらによって、
１つの選択ワード線に結合された複数のメモリセルへの
データの同時書き込みが可能とされる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、（１）　Ｅ　Ｅ　Ｐ　ＲＯＭと同じ記憶容量を持つスタ
ティック型ＲＡＭとを備え、通常動作状態ではＲＡＭに
対してメモリアクセスを行いデータの書き換えの高速動
作化を図りつつ、必要に応じてＲＡＭと不揮発性メモリ
回路との間でデータを相互に転送させるようにするとに
より、保持データの不揮発化とＥＥＰＲＯＭに対する書
き換え回数を減らすことができるという効果が得られる
。

＋２１　Ｅ　Ｅ　Ｆ　ＲＯＭとＲＡＭとのデータの転送
をワード線単位で行うようにすることによって、データ
転送を比較的単時間で行うことができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＲＡＭとして
前記のようなスタティック型ＲＡＭの他ダイナミック型
ＲＡＭを用いる構成としてもよい。このようなグイナミ
ソク型ＲＡＭを用いることにより、メモリアレイ部の占
有面積を小さくすることができる。

ＥＥＰＲＯＭとしては、前記のようなＭＮＯＳトランジ
スタを用いるもの他、ＦＬＯＴＯＸ　（フローティング
ゲート・トンネルオキサイド）型の記憶素子を用いるも
の、あるいはＥＰＲＯＭのメモリセルのようなスタック
ドゲートトランジスタを用いてドレイン側でホットエレ
クトロンを発生させて書き込みを行い、ソース側にトン
ネル絶縁膜を設けてトンネル現象を利用して消去する構
成の素子を用いるものであってもよい。

ＥＥＰＲＯＭとＲＡＭとのデータ転送は、前記のように
ワード線単位で行うものの他、ＲＡＭ側の入出力回路を
内部ハスに結合させて８ビツト等の単位で行う構成とし
てもよい。この場合、ＥＥＰＲＯＭ側において、データ
線にラッチ回路を設けて、第１段階の書き込み動作をラ
ッチ回路に対する書き込み動作とし、第２段階の書き込
み動作としてラッチ回路に取り込まれたデータに基づい
て不揮発性記憶素子に対して書き込み動作を行うという
ページ書き込みとしてもよい。この構成では、ＥＥＰＲ
ＯＭ側にもカラム選択回路が設けられるものである。

ＲＡＭとＥＥＰＲＯＭとのデータ転送は、全ビットにつ
いて行うもの他、データの変更が有った部分についての
みデータ転送を行うという部分転送としてもよい。この
場合、ＲＡＭ側のデータ書き換えを行ったアドレスを記
憶する手段が必要になるものである。また、ＲＡＭとＥ
ＥＰＲＯＭとの同一アドレスのデータを読み出して不一
致ならばＥＥＦＲＯＭのデータをＲＡＭのデータに従っ
て書き換えることによって、全体として部分的な書き換
えを行うものとしてもよい。

この発明は、高速動作化と不揮発化を実現した半導体記
憶装置として広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＥＥＰＲＯＭと同じ記憶容量を持つスタテ
ィック型ＲＡＭとを備え、通常動作状態ではＲＡＭに対
してメモリアクセスを行いデータの書き換えの高速動作
化を図りつつ、必要に応じてＲＡＭと不揮発性メモリ回
路との間でデータを相互に転送させるようにするとによ
り、保持データの不揮発化とＥＥＦＲＯＭに対する書き
換え回数を減らすことができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、第２図は、そのＲＡＭ部の具体的一実施例を示す要部回
路図、第３図は、そのＥＥＦＲＯＭ部の具体的一実施例を示す
要部回路図である。ＲＡＭ・・ランダム・アクセス・メモリ、ＥＥＰＲＯＭ
・・不揮発性メモリ、ＦＦ・・ラッチ回路、Ｃ０ＮＴ・
・制御回路、ＡＤＣ・・アドレス発生回路、ＸＤＣＲ・
・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレスデコー
ダ、Ｘ−ＤＣＲ・・Ｘデコーダ、ＬＶＣ・・レベル変換
回路、ＶｉｇＧ、Ｖｗ−Ｇ・・制御電圧発生回路、ＩＯ
Ｂ・・入出力回路、ＷＥＬＬ・・ウェル領域、ＤＶ・・
分周回路

Claims

【特許請求の範囲】１、電気的に書き込み及び消去が可能にされた不揮発性
メモリ回路と、上記不揮発性メモリ回路と同じ記憶容量
を持つＲＡＭと、通常動作状態ではＲＡＭに対してメモ
リアクセスを行い、必要に応じて選択的にＲＡＭと不揮
発性メモリ回路との間で相互にデータを転送させるメモ
リ制御回路とを備えてなることを特徴とする半導体記憶
装置。２、上記メモリ制御回路は、電源遮断時にＲＡＭのデー
タを不揮発性メモリ回路にデータ転送し、電源投入時に
不揮発性メモリ回路のデータをＲＡＭに転送するもので
あることを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。３、上記不揮発性メモリ回路とＲＡＭとのデータ転送は
、ラッチ回路を介してワード線単位で行われるものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体記憶装置。