JPH01277890A - 表示制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばパーソナルコンピュータなどの表示
装置として用いられている液晶表示装置などの表示駆動
を行う制御方式に関する。

従来の技術 従来からいわゆるパーソナルコンピュータなどの表示装
置として陰極線管（以下、ＣＲＴと略す）が用いられて
いる。一方、近年電子機器の小形化に伴い、このような
パーソナルコンピュータなどに用いられている液晶表示
装置もしだいに小形化が図られている。

上記ＣＲＴはいわゆるインタレース方式またはノンイン
タレース方式で画面が電子線によって走査されて画面が
書換えられている。このようなＣＲＴでは、残光特性の
点からちらつきなどの問題は少ないことが知られている
。−・方、液晶表示装置はその外観が矩形平板状である
という点で前記小形化の要求を実現するが、その表示領
域はたとえばパーソナルコンピュータや日本語ワードプ
ロセッサなどに用いる場合、可及的に大面積が要求され
ることになる。このような液晶表示装置は、たとえば１
０桁の英数字を表示する場合などは、いわゆるセグメン
ト駆動方式で行われるが、各種図形や漢字などの複雑な
表示を行おうとする場合、行列状に画素を構成したマト
リクス駆動方式の装置が多く用いられている。

発明が解決しようとする課題 液晶表示装置の場合、液晶材料または駆動方式または駆
動の際のデユーティ比などに依存して、比較的大面積の
画面がちらつきなどの問題が発生し、ＣＲＴと同一の駆
動方式が用いられていないことが知られている。このよ
うな駆動方式として、液晶表示装置の表示領域を複数の
領域に区分して、各区分を同時に走査して同時に表示を
行えば、デユーティ比を向上させることができ、表示品
質を向上できる。しかしながらこのためには、液晶表示
装置で表示される画像データが記憶された画像メモリに
おける前記表示領域毎の区分の開始アドレスをそれぞれ
決定する必要がある。

このような各先頭アドレスをソフトウェアにて求めて表
示しようとすると、このようなソフトウェアはたとえば
ＣＲＴ表示装置には用いることができず、ソフトウェア
の互換性を失うという課題がある。また表示画像のいわ
ゆるスクロール表示を行おうとする場合でも、その制御
が格段に繁雑になってしまうという問題点がある。

本発明の目的は、上述の技術的課題を解消し、複数種類
の表示装置に対応することができ、またスクロール制御
などを高度の表示品質で行うことができる表示制御方式
を提供することである。

課題を解決するための手段 本発明は、行列状に配列された複数の画素を有する表示
手段を表示制御する方式であって、表示手段を列方向に
沿って複数の表示領域に区分し、 表示手段に表示される画像データを記憶した記憶手段内
の表示相当領域を該表示手段の区分と対応する君様に区
分し、 記憶手段の一区分の先頭アドレスを指示して読出し、か
つ該先頭アドレスに対して各区分領ＩｔＡ毎の先頭アド
レスを演算し、表示手段における各表示°領域を並列に
表示するようにしたことを特徴とする表示制御方式であ
る。

作　　用 本発明に従えば、表示手段には複数の画素が行列状に配
列される。この表示手段は方向に沿って複数の表示領域
に区分され、表示手段に表示される画像データを記憶し
た記憶手段も、上記表示相当領域に区分される０表示手
段の複数の表示領域に関して、最小アドレスの表示領域
に関して先頭アドレスを指示して読出し表示を行う、こ
のとき、該先頭アドレスに対して各区分領域毎の先頭ア
ドレスを演算手段によって演算する。このような演算に
よって得られた先頭アドレスおよび当初求められた先頭
アドレスによって、前記複数の表示領域に区分された表
示装置において、各表示領域を並列に表示制御すること
ができる。

実施例 第１図は、本発明の一実施例に従う基本的構成を示すブ
ロック図である。第１図示の構成は、たとえばパーソナ
ルコンピュータや日本語ワードプロセッサなどにおいて
、表示を行う表示制御装置である０表示制御装置１は、
表示手段としてたとえばＣＲＴ２および液晶表示装置（
以下、ＬＣＤと略す）３とを備える。ＣＲＴ２およびＬ
ＣＤ３は制御装置本体４に接続されており、この制御装
置本体４にはたとえばマイクロプロセッサを含んで構成
される中央処理装置５や、たとえばランダムアクセスメ
モリなどよって構成される画像メモリ６などが接続され
る。

前記ＬＣＤ３は、たとえば６４０Ｘ４８０ドツトの画素
が行列状に配列された液晶表示素子７を備え、この液晶
表示素子７はラスク走査に伴うアドレスが前半の上部領
域８と、アドレスが後半の下部領域つとに区分される。

上部領域８はたとえば８つのセグメント電極駆動回路Ｕ
ＸＯ，ＵＸＩ。

・・・、ＵＸ７と、コモン電極駆動回路ＹＯ，Ｙｌ。

・・・、Ｙ３で表示駆動される。すなわちコモン電極駆
動回路ＹＯ〜Ｙ３は、それぞれ６０ライン、分ずつの表
示駆動を行い、選択されたラインにおいてセグメント電
極駆動回路ＹＸＯ〜ＹＸ７がそれぞれ８０ドツトずつの
表示駆動を行う。

下部領域９については、セグメント電極駆動回路ＬＸＯ
，ＬＸＩ、・・・、ＬＸ７と、コモン電極駆動回路Ｙ４
〜Ｙ７とが用いられる。セグメント電極駆動回路Ｕχ、
ＬＸおよびコモン電極駆動回路Ｙには、制御装置本体４
におけるバッファ１０を介してそれぞれライン１１，１
２．１３を経てデータラッチ信号ＤＬ、ライ〉′制御信
号ＨＳおよび領域副脚信号■Ｓがそれぞれ共通に供給さ
れる。

またセグメント電極駆動回路ＯＸ、ＬＸには、データバ
ス１４．１５を介して上部領域８用表示データＤＵＯ〜
Ｄし１３と、下部領域９用表示データＤ　Ｌ　Ｏ〜ＤＬ
３とが供給される。

またＣＲＴ２には、制御装置本体４のバッファ１６がラ
イン１７．１８，１９，２０．２１を介して水平同期信
号Ｈ５垂直同期信号■および各色信号Ｒ，Ｇ、Ｂがそれ
ぞれ並列に供給される。

前記制御装置本体（以下、装置本体と略す）４は、たと
えば複数のレジスタで構成され中央制御装置５から供給
される各種制御情報たとえば画像メモリ６の表示開始ア
ドレス、画像メモリ６の１ラインの容量を表わすオフセ
ット値、スクロール制御を行うライン選択情報およびス
クロール情報名などが記憶される制御記憶部２２を含む
、また画像メモリ６をＣＲＴ２用に各種制御などを行う
ＣＲＴ用制御部２３、同様の処理をＬＣＤＢ用に行うＬ
ＣＤ用制御部２４とが含まれる。これらの制御部２３．
２４には、タイミング発生部２５から各種同期信号が供
給される。

前記中央処理装置５および制御部２３．２４からのアド
レスバス２６，２７．２８はマルチプレクサ２９に接続
され、アドレスデータが選択的に画像メモリ６に供給さ
れる。またマルチプレクサ３０は画像メモリ６において
、書込み／読出し切換えを行う。

上述したようにＣＲＴ２やＬＣＤ３をバッファ１６．１
０を介して表示駆動するＣＲＴｉＩＩ］御部３１および
ＬＣＤ１％ｌＪ御部３２が設けられる。これら制御部３
１．３２内には、データを各バッファ１６．１０に供給
するためのインタフェイス回路３３．３４が設けられる
。

第２図は、画像メモリ６のメモリマツプとこれに対応す
るＣＲＴ２およびＬＣＤ３の表示領域２２１　、上部領
域８および下部領域９の対応関係を示す図である。これ
らの図面を参照して、本実施例ではＣＲＴ２の表示部２
ａは６４０ｘ４８０画素で構成され、液晶表示素子７も
全体としては６４０Ｘ４８０の画素から構成され、上部
領域８および下部領域９は、前述したように６４０Ｘ２
４０画素から構成される。

画像メモリ６はこのような表示領域２ａ、８゜９を超え
る記憶容量に定められ、したがって画像メモリ６内に第
２図に示すような表示対応領域３５がｉｌ！成される。

この表示対応領域３５は、それぞれ６４０Ｘ２４０の容
量を有する上部領域３６および下部領域３７に区分され
る。このような上部領域３６にはアドレスＭ　（０，０
＞、Ｍ　（１゜０）、・・・、Ｍ（７９，０）、Ｍ（０
，１）、・・・。

Ｍ　（７９，２４０＞のアドレスが設定される。また下
部領域３７には、前記アドレスに引続・くアドレスＭ（
０，２４０）、Ｍ（１，２４０）、・・・。

Ｍ　（７９，２４０）、Ｍ　（１，２４０）、・・・１
Ｍ（７９，４７９）（以下、総称する場合には参照符号
Ｍで示す）が設定される。このようなアドレスデータＭ
の値は、前記表示対応領域３５の画像メモリ６における
設定位置によって変化するものでる。

第３図は、第１図におけるＬＣＤ用制（鰐部２４の構成
例を示すブロック図である。第３図を併せて参照して、
ＬＣＤ用制御部２４の前段には前記制御記憶部２２が接
続され、この制御記憶部２２は、たとえば中央処理装置
５から供給される前記上部領域３６の走査開始アドレス
ＳＡや、後述するようなオフセット量ＦＳが記録される
レジ゛スタ３８．３９が設けられる。レジスタ３８．３
９の出力は、ＬＣＤ用制御部２４を構成するラッチ回路
４０．４１にそれぞれ入力される。

ランチ回路４０．４１には、後述するような領域制御信
号ＶＳが信号ライン４２から共通に供給される。ラッチ
回路４０．４１の出力は、液晶表示素子７の下部領域８
における走査開始アドレスＵＡおよびオフセットＪＬＦ
Ｓをそれぞれ出力するラッチ回路４３．４４にそれぞれ
入力される。またラッチ回路４０の出力は、たとえばマ
ルチプレクサなどによって実現される選択手段４５の入
力端子Ｂに入力される。

一方、選択手段４５の入力端子Ａには加算器４６の出力
が供給される。前記選択手段４５の出力はラッチ回路４
７に供給され、その出力は液晶表示素子７の下部領域９
における走査開始アドレスＬＡを出力するラッチ回路４
８に入力される。−方、前記加算器４６には、前記ラッ
チ回路４１の入力と、ラッチ回路４７の帰還入力とが与
えられる。

第４図は、第１図におけるＬＣＤ制御部３２の構成例を
示すブロック図である。第４図を併せて９照して、画像
メモリ６からの表示データＤＡはたとえば８ビツトのシ
フトレジスタ４つに入力され、その出力はたとえば１６
ビツトのシフトレジスタ５０に入力される。中央処理装
置５からのスクロールデータは、スクロールレジスタ５
１に入力され、たとえば４ビツトのパラレルデータＤ１
゜Ｄ２．Ｄ３として出力される。

前記スクロールレジスタ５１の出力は、たとえば・１ピ
ントのダウンカウンタ５２に入力され、その出力Ｓ１は
、ＯＲ回路５３を介してＡＮＤ回路５・１へ入力される
。ＡＮＤ回路５４の出力は、たとえば４ビツトのダウン
カウンタ５５に与えられるとともに、１／４分周回路５
６および１／２分周回路５７へ入力される。一方、前記
スクロールレジスタ５１の出力は、ＡＮＤ回路５８〜６
１．６４−６７に共通に与えられる。一方、クロック信
号ＣＫは、前記シフトレジスタ４つに入力されるととも
に、ＡＮＤ回路６２およびＤ形フリップフロップ回路６
８と、ＡＮＤ回路６９、反転回路７０およびＤ形フリッ
プフロップ回路９３にそれぞれ入力される。

シフトレジスタ５０の１６ビツト出力は選択回路７１に
入力され、ＡＮＤ回路５８〜６１からの４ビツト入力に
よって１６ビツト中のいずれかのビットが選択される。

前記表示データＤＡはシフトレジスタ７２にシリアル入
力され、選択回路７３にパラレルに入力される０選択回
路７３にはＡＮＤ回路６４〜６７の４ビツトが入力され
、１６ビツト中のいずれかのビットが選択されて出力さ
れる。これら選択回路７１．７３の出力はそれぞれ４つ
のシフトレジスタ７４〜７７．７８〜８１にシリアル入
力され、表示データＵＤＯ〜ＵＤ３、Ｌ　Ｄ　Ｏ〜ＬＤ
３として各４ビツトがパラレルに出力される。

シフトレジスタ７４〜７７の出力は、ラッチ回路８２．
８３またはラッチ回路８４を介して選択回路８５の入力
端子Ｂ、Ａにパラレルに入力される。シフトレジスタ７
８〜８］の出力も同様に、ラッチ回路８６．８７または
ラッチ回路８８を介して、選択回路８９の入力端子Ｂ、
Ａにそれぞれパラレルに入力される。前記ＡＮＤ回路６
つの出力は反転回路９０を介してＡＮＤ回路５４に入力
され、他の出力はダウンカウンタ５５．１／４分周回路
５６、シフトレジスタ７８．７４に共通に与えられる。

また反転回路７０の出力は１／８分周回路９１および１
／２分周回路９２に順次的に与えられる。１／８分周回
路９１の反転出力は１７′２分周回路９２に入力され、
また反転出力はデータラッチ信号ＤＬとして出力される
。

第５図および第６図は、本実施例の構成の動作例を説明
するタイムチャートである。これらの図面をかわせて９
照して、本実施例の動作について説明する。領域制御信
号（以下、垂直同期信号と称する）ＶＳは、ライン制御
信号（以下、水平同期信号と称する）ＨＳが２４０パル
ス発生する毎に発生され、ＬＣＤ３の表示すイクルの１
フレームすなわち上部領域８および下部領域９が同時に
表示されて、ＬＣＤ３の１画面を表示する期間毎に発生
される。以下、スクロール表示を行う場りに即して説明
する。中央処理装置Ｆ５などが予め設定されたアプリケ
ーションプログラムなどに基づいて発生される表示開始
アドレスＵＡと画像メモリ６の行方向サイズであるオフ
セットサイズＦＳとが、制御記憶部２２を構成するラッ
チ回路３８゜３・９にそれぞれセットされる。

このセット動作完了後、最初の垂直同期信号ＶＳｌが発
生すると、この立上りでレジスタ３８゜３９からのデー
タがラッチ回路４０．４１にラッチされる。このときラ
ッチ回路４３，４４．４８には以前のデータが保持され
たままである。ここで前記垂直同期信号ＶＳＩの立上り
位置によって、前記選択回路４５は入力端子Ｂを有効と
して、ラッチ回路４０の出力を通過させ、ラッチ回路４
７にセットする。

ラッチ回路４７は第５図に示す水平同期信号Ｈ８の最初
の信号ＨＳ　１の立上りエツジによって、ラッチ回路４
０のデータがセットされ、その後、４く平同期信号ＨＳ
が発生する毎にラッチ回路４１のプリセット［ＦＳどラ
ッチ回路４７とが加算され、再度ラッチ回路４７にセッ
トされる。すをわち第２図に示した画像メモリ６のメモ
リマツプにおけるアドレスＭ（０，１）、Ｍ（０，２＞
、・・・のアドレスデータが順次生成されることになる
。

この間、ＬＣＤ３においては前述したように以前のデー
タが保持されているラッチ回路４３．４４゜４８からの
データによって、画像メモリ６が順次読出されて記憶内
容の表示が行われている。

水平同期信号ＨＳ２３９の最初の垂直同期信号ＶＳ２の
立上りエツジによって、ラッチ回路４０にセントされて
いるアドレスデータＵＡがラッチ回路４６にセットされ
、またラッチ回路４１にセットされているオフセット値
ＦＳがラッチ回路４４にセットされる。さらにラッチ回
路４７のアドレスデータがラッチ回路４８にセットされ
る。このラッチ回路４８には、上述したような加算動作
によって第２１２１に示した画像メモリ６のメモリマツ
プにおける下部領域９の操作開始アドレスＬＡ、すなわ
ちアドレスＭ（２４０）が保持される。

これ以降、新たに変更されたラッチ回路４３゜４４．４
８の内容に基づいて画像メモリ６の内容が読出される。

すなわち第２図に示した画像メモリ６において上部領域
３６および下部領域３７の双方がそれぞれ開始アドレス
Ｍ（０，０）、Ｍ（０，２４０）から順次的に並列に読
出されて表示される。

このときスクロール制御によって前述した垂直同期信号
■Ｓ毎に繰作開始アドレスが変更される場合、第１図示
のマルチプレクサ３ｏによって１バイト毎に画像メモリ
６の上部領域３６および下部領域３７が交互に読出され
、ＬＣＤ制御部３２へ供給される。このＬ　ＣＤ　１ｔ
ｉ１８部３２は下記のように動作する。

第５図に示されるデータラッチ信号ＤＬは２つの水平同
期信号Ｈ８の間で、（１ライン画素数／４）すなわち本
実施例では６４０／４＝１６０パルス発生するように構
成され、ＬＣＤ３へ供給される。ＬＣＤ３の駆動回路Ｕ
Ｘ、ＬＸはこのパルスの立下りエツジによって、データ
バス１４．１５から供給される表示データ００．ＤＵＯ
〜ＤＵ３　、ＤＬＯ〜ＤＬ３の表示データを取込む。

上部領域３６に関する１バイトデータが取込まれた後、
データラッチパルスＤＬの１１分だけ７９７１７０７１
回路９３で遅延されて、上位ビット側から各アドレスＭ
（ｉ、ｊ）３〜Ｍ（ｉ、ｊ）０がデータバス１４に並列
に出力される。続いて次ぎのデータラッチパルスＤＬで
データバス１５に下部領域３７に関するデータＤＬＯ〜
ＤＬ３が出力される０以上のような処理を繰返し行うこ
とにより、ＬＣＤ３においてその上部領域８および下部
領域９を先頭アドレス側から並列に表示駆動することが
できる。

第７図および第８図は、本実施例の詳細な動ｆヤを説明
するタイムチャートである。これらの図面を合わせて参
照して、本実施例の動作について説明する。前述したよ
うに画像メモリ６からはＬＣＤ用制御部２４による上述
したようなアドレス制御に基づいて、表示対応領域３５
における上部領域３６と下部領域３７とが１バイト毎に
交互に読出され、ＬＣＤ制御部３２における図示しない
パラレル／シリアル変換回路に供給されてシリアル信号
として第４図示の表示データＤＡとして入力される。

ＬＣＤ制御部３２においてクロック信号ＣＫ、下部指示
信号ＬＴおよび水平同期信号Ｈ９はタイミングパルス２
５から発生されるタイミングパルスであり、クロック信
号ＣＫは表示データＤＡと同期して出力されるクロック
信号である。また前述した指示信号ＬＴは、現時点で出
力されているデータが画像メモリ６における下部領域３
６および下部領域３７のいずれに基づくデータであるか
を指示する信号であり、上部領域３７相当時にはたとえ
ばハイレベルであり、上部領域３６相当時にはたとえば
ローレベルとして発生される。

また上部スクロール信号ＵＳおよび下部スクロール信号
ＬＳは、水平スクロール動ｆｔの指示信号であり、中央
処理装置５からのスクロール命令に基づいて読出しサイ
クル中に対象のラインに到達した時点で出力され、スク
ロール表示を行う場合にはたとえばハイレベルで出力さ
れる。

以下、上述した各図面を参照して液晶表示素子７におけ
る下部領域９を図面上左方向へ３ピントスクロールする
場合に即して説明する。第３図を参照して説明したよう
に、垂直同期信号ＶＳに同期して画像メモリ６の操作開
始アドレスが発生され、水平同期信号ＨＳに同期した基
準クロックによって読出される。すなわち第２図に示し
たメモリマツプにおける上部領域３Ｇの先頭アドレスｒ
、１（０，０＞の８ビツトデータＵＯ〜Ｕ７がシフトレ
ジスタ・１つに入力される。このとき下部領域指示信号
ＬＰは出力されておらず、シフトレジスタ７２に入力さ
れる１悪は防がれる。

次に画像メモリ６における画像領域３７の先頭アトＬ、
スＭ　（０，２４０＞の８ビツトデータＬＯ〜Ｌ７が読
出され、表示データＤＡとしてシフトレジスタ４つに入
力され、また下部指示信号ＬＰがハイレベルであること
に伴い、シフトレジスタ７２に入力される。このとき上
記データＵＯ〜Ｕ７はシフトレジスタ５０に入力される
。

このとき選択回路７１は、ＡＮＤ回路５８〜６１が導通
していることにより、ジフトレジスタ５０の「３」端子
が選択され、データは４２０ツク分だけ遅延されてシフ
ト１／ジスタフ４〜７７に個別的に閑持される。すなわ
ち前記８ビツトデータＬＯ〜Ｌ７がシフトレジスタ７２
に入力された時点では、各シフトレジスタ７４〜７７に
は」二記データＵＯ−Ｕ３が保持されたことになる。

一方、逗択回ＩＢ７３はＡＮＤ回路６４〜６７が遮断状
征であり、したがって選択回路７３によって「０」端子
が選択され、ＡＮＤ＠ｎ５４からの第７１’３（６）に
示すクロ７り信号Ｓ２が出力される時点では、選択回路
７３からは表示データＬ３が出力されることになり、シ
フトレジスタ７８〜８１にはデータＬ３〜Ｌ６が保持さ
れる。また、１／４分周回路５６からの第２図（１０）
に示す信号Ｓ６が立上り、次ぎの上部領域８の表示デー
タＵ８〜Ｕ１５（すなわちアドレスＭ＜１．０＞のデー
タ）が表示データＤＡとして供給される時点で、ランチ
回路８２．８６に保持される。

このときシフトレジスタ７４〜７７には、前述したよう
な１バイトデータの残りどなるデータＵ４〜Ｕ７がシリ
アル入力され、またシフトレジスタ７８〜８１には、下
部領域３７に関する同様のデー・りし７〜ＬＩＯがそれ
ぞれ入力される。また１／２分周回路５７の出力である
第７７（１１）図示の信号Ｓ７の立上りエツジによって
、ラッチ回路８２の前記データＵＯ〜Ｕ３がラッチ回路
８３に、またラッチ回路８６の前記データＬ３〜Ｌ６が
ラッチ回路８７にそれぞれラッチされることになる。ま
たこれとともにシフトレジスタ７４〜７７の前記データ
Ｕ４〜Ｕ７がラッチ回路８４にラッチされ、またシフト
レジスタ７８〜８１の前記データＬ７〜ＬＩＯがラッチ
回路８８にそれぞれランチされる。

その１表、１／７２分周回路９２と、第７図（１７）に
示す信号Ｓ１２とがハイレベルである期間、ラッチ回路
８３．８７から上部表示データＤＵＯ□−ＤＵ３および
下部表示データＤＬＯ〜ＤＬ３として出力する。また前
記信号Ｓ１２のローレベル期間ではラッチ回路８４．８
８のデータを同様に出力してＬＣＤ３に入力する。この
ような動（％が順次的に繰返される。

中央処理装置５からは上部スクロール１８号ＵＳはハイ
レベルまた下部スクロール信号ＬＳはローレベルとして
出力されるとともに、スクロールレジスタ５１にｒｏｏ
ｌｌＪのスクロール表示クを供給する。したがってＡＮ
Ｄ回路５８〜６１は導通された状悪となり、選択回路７
１はシフトレジスタ５０の出力端子「３」を有効として
出力する。

またＡＮＤ回路６４〜６７は遮断状君であり、したがっ
て選択回路７３はシフトレジスタ５３の出力端子「０」
を有効として出力する。

シフトレジスタ５０．７２のシフト動ｆｔ−に同期して
４ビツトデータがそれぞれ取出され、シフトレジスタ７
４〜７７　；　７８〜８１に後述するように保持される
。またラッチ回路８３，８４．８７゜８８に保持されて
選択回路８５．８９により連携的に出力される。

また図面上、右方向スクロール動作を実行する場合には
画像メモリ６の上部領域３６における操作開始アドレス
を内部的に１バイト減少させ、（アドレスＭ（０，０）
の前段のアドレス）設定スクロールしない領域に対して
は上述の８ビツト左スクロールを支持し、右スクロール
する領域に対しては８ビツト〜スクロール量を支持すれ
ば結果的に右スクロールが表現されたことになる。

光明の効果 以上のように本発明に従えば、複数の表示領域に区分さ
れた表示装置において、各表示領域を並列に表示制御す
ることができる。

【図面の簡単な説明】

第１０は本発明の一実施例に従う表示制御装置１の構成
を示すブロック図、第２図は画像メモリ６がＣＲＴにＬ
ＣＤ３の表示領域を対応ｆ寸けて示す図、第３図はＬＣ
Ｄ用制御部２４の構成を示すブロック図、第４図はＬＣ
Ｄ用制御部３２の構成を示すブロック図、第５図は本実
施例の基本的動作を説明するタイムチャート、第６図は
本実施例のスクロール動作の原理を説明するタイムチャ
ート、第７図および第８図は本実施例のスクロール動作
の詳細を示すタイムチャートである。

Claims (1)

1. 【特許請求の範囲】 　行列状に配列された複数の画素を有する表示手段を表
   示制御する方式であって、 表示手段を列方向に沿つて複数の表示領域に区分し、 表示手段に表示される画像データを記憶した記憶手段内
   の表示相当領域を、該表示手段の区分と対応する態様に
   区分し、 記憶手段の一区分の先頭アドレスを指示して読出し、か
   つ該先頭アドレスに対して各区分領域毎の先頭アドレス
   を演算し、表示手段における各表示領域を並列に表示す
   るようにしたことを特徴とする表示制御方式。