JPH01278065A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01278065A JPH01278065A JP63108748A JP10874888A JPH01278065A JP H01278065 A JPH01278065 A JP H01278065A JP 63108748 A JP63108748 A JP 63108748A JP 10874888 A JP10874888 A JP 10874888A JP H01278065 A JPH01278065 A JP H01278065A
- Authority
- JP
- Japan
- Prior art keywords
- line
- data line
- word line
- tester
- measurement terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、華導体記憶装置に関し、特に、データ線とワ
ード線との交差部分にメモリセルを配置する半導体記憶
装置に適用して有効な技術に関するものである。
ード線との交差部分にメモリセルを配置する半導体記憶
装置に適用して有効な技術に関するものである。
半導体記憶装置例えばダイナミック型ランダムアクセス
メモリ（ＤＲＡＭ）は、データ線、ワード線、ＲＡＳ系
回路の基準クロック信号線等の信号波形を観測（測定）
している。この観測はＤＲＡＭが設計どおりに機能して
いるか否かを判定するために行われている。
メモリ（ＤＲＡＭ）は、データ線、ワード線、ＲＡＳ系
回路の基準クロック信号線等の信号波形を観測（測定）
している。この観測はＤＲＡＭが設計どおりに機能して
いるか否かを判定するために行われている。
前記観測は、通常、観測用ＭＯ８ＦＥＴを介在させ、プ
ローブテスタを用いて行われている。特に、データ線は
微小な電荷量を情報とする信号波形であるので、プロー
ブ針の浮遊容量や抵抗値で前記信号波形が変化しないよ
うに、前記観測用ＭＯ８ＦＥＴが介在されテイル。ＷＡ
測用ＭＯ８ＦＥＴは、ゲート電極に観測する信号線を接
続し、ドレイン領域に電源電圧（基準電圧）を接続し、
ソース領域に観測用端子（測定用端子）を接続している
。
ローブテスタを用いて行われている。特に、データ線は
微小な電荷量を情報とする信号波形であるので、プロー
ブ針の浮遊容量や抵抗値で前記信号波形が変化しないよ
うに、前記観測用ＭＯ８ＦＥＴが介在されテイル。ＷＡ
測用ＭＯ８ＦＥＴは、ゲート電極に観測する信号線を接
続し、ドレイン領域に電源電圧（基準電圧）を接続し、
ソース領域に観測用端子（測定用端子）を接続している
。
この測定用端子にはプローブテスタのプローブ針が接触
するように構成されている。すなわち、前記観測は、前
記信号線の信号波形の変化でｖＡｉｆＩ！Ｉ用ＭＯ３Ｆ
ＥＴの動作が制御され、この動作で測定用端子に表れる
電圧をプローブ針で検出することによって行われている
。前記観測用ＭＯ８ＦＥＴや測定用端子は、データ線の
末端、ワード線の末端、回路間の隙間等、所謂デッドス
ペースを利用して配置されている。
するように構成されている。すなわち、前記観測は、前
記信号線の信号波形の変化でｖＡｉｆＩ！Ｉ用ＭＯ３Ｆ
ＥＴの動作が制御され、この動作で測定用端子に表れる
電圧をプローブ針で検出することによって行われている
。前記観測用ＭＯ８ＦＥＴや測定用端子は、データ線の
末端、ワード線の末端、回路間の隙間等、所謂デッドス
ペースを利用して配置されている。
また、最近、前記データ線、ワード線等の信号波形を電
子ビーム（Ｅ １ｅｃｔｒｏｎ且ｅａｍ：以下ＥＢ）テ
スタを用いて観測することが行われている。ＥＢテスタ
を用いた観測は、電子ビームの照射径が例えば０．１［
μｍ］程度と小さく、前記信号線に直接電子ビームを照
射して信号波形を観測することができる特徴がある。
子ビーム（Ｅ １ｅｃｔｒｏｎ且ｅａｍ：以下ＥＢ）テ
スタを用いて観測することが行われている。ＥＢテスタ
を用いた観測は、電子ビームの照射径が例えば０．１［
μｍ］程度と小さく、前記信号線に直接電子ビームを照
射して信号波形を観測することができる特徴がある。
なお、ＥＢテスタについては、例えば、日経マイクロデ
バイス、１９８７年１月号、第３４頁乃至第３７頁に記
載されている。
バイス、１９８７年１月号、第３４頁乃至第３７頁に記
載されている。
本発明者は、前述のＤＲＡＭの高集積化にともない、次
の問題点が生じることを見出した。
の問題点が生じることを見出した。
高集積化が進むと、前記ＤＲＡＭのデータ線やワード線
が非常に密な間隔で配置される。このような密な領域に
は、前述の観測用ＭＯ３ＦＥＴ及びプローブ針が接触す
る比較的大きなサイズの測定用端子を配置することがで
きない。これは、前述のＲＡＳ系回路に接続される基準
クロック信号線やそれに隣接してＤＲＡＭの周辺に延在
するその他の信号線についても同様である。このため、
前記密な領域のデータ線、ワード線等の信号波形を観測
することができないという問題があった。
が非常に密な間隔で配置される。このような密な領域に
は、前述の観測用ＭＯ３ＦＥＴ及びプローブ針が接触す
る比較的大きなサイズの測定用端子を配置することがで
きない。これは、前述のＲＡＳ系回路に接続される基準
クロック信号線やそれに隣接してＤＲＡＭの周辺に延在
するその他の信号線についても同様である。このため、
前記密な領域のデータ線、ワード線等の信号波形を観測
することができないという問題があった。
また、高集積化が進むと、前記プローブテスタのプロー
ブ針の浮遊容量や抵抗値の影響が増大し、Ｓ／Ｎ比が低
下するので、前記データ線、ワード線等の信号波形の観
測精度が低下するという問題があった。
ブ針の浮遊容量や抵抗値の影響が増大し、Ｓ／Ｎ比が低
下するので、前記データ線、ワード線等の信号波形の観
測精度が低下するという問題があった。
これらの問題点は、前述のＥＢテスタを使用することに
よって解決することができる。つまり、ＥＢテスタは、
密な領域に配置されたデータ線、ワード線等の信号線に
その配線幅に比べて小さな照射径の電子ビームを照射す
ることによって、前記信号線の信号波形を観測すること
ができる。しかしながら、ＤＲＡＭ等の半導体記憶装置
においては、データ線、ワード線の夫々は異なる方向に
延在させているので、層間絶縁膜を介在させて異なる導
電層で構成している。本発明者が開発中のＤＲＡＭは、
２層配線（アルミニウム配線）構造で構成され、データ
線を下層配線、ワード線（シャント用ワード線である）
を上層配線で夫々構成している。このため、上層のワー
ド線はＥＢテスタを用いて精度良く信号波形を観測する
ことができるが、下層のデータ線は層間絶縁膜で電子°
ビームが散乱されるので、ＥＢテスタを用いた信号波形
の観測はＳ／Ｎ比を低下するという問題があった。
よって解決することができる。つまり、ＥＢテスタは、
密な領域に配置されたデータ線、ワード線等の信号線に
その配線幅に比べて小さな照射径の電子ビームを照射す
ることによって、前記信号線の信号波形を観測すること
ができる。しかしながら、ＤＲＡＭ等の半導体記憶装置
においては、データ線、ワード線の夫々は異なる方向に
延在させているので、層間絶縁膜を介在させて異なる導
電層で構成している。本発明者が開発中のＤＲＡＭは、
２層配線（アルミニウム配線）構造で構成され、データ
線を下層配線、ワード線（シャント用ワード線である）
を上層配線で夫々構成している。このため、上層のワー
ド線はＥＢテスタを用いて精度良く信号波形を観測する
ことができるが、下層のデータ線は層間絶縁膜で電子°
ビームが散乱されるので、ＥＢテスタを用いた信号波形
の観測はＳ／Ｎ比を低下するという問題があった。
本発明の目的は、半導体記憶装置において、密な領域の
信号波形を高精度で１測することが可能な技術を提供す
ることにある。
信号波形を高精度で１測することが可能な技術を提供す
ることにある。
本発明の他の目的は、前記目的を達成するための製造工
程を低減することが可能な技術を提供することにある。
程を低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
半導体記憶装置において、少なくともデータ線又はワー
ド線に、それよりも上層の最終配線層で形成されたＥＢ
テスタ用月間端子を接続する。
ド線に、それよりも上層の最終配線層で形成されたＥＢ
テスタ用月間端子を接続する。
前記ＥＢテスータ用測測定端子、ワード線又はデータ線
と同一導電層で形成する。
と同一導電層で形成する。
上述した手段によれば、前記測定端子をデータ線又はワ
ード線に接続するための最小のサイズで構成（電子ビー
ムの照射径は測定端子に比べてさらに小さい）すること
ができ、データ線又はワード線が配置される密な領域に
前記測定端子を配置することができるので、前記密な領
域のデータ線又はワード線の信号波形の測定を行うこと
ができると共に、前記測定端子に直接電子ビームを照射
しく照射経路に層間絶縁膜等の電子ビームの散乱源が存
在しない）しかも測定端子に接触しない（プローブ針を
使用しない）ので、前記信号波形の測定を高Ｓ／Ｎ比で
行うことができる。
ード線に接続するための最小のサイズで構成（電子ビー
ムの照射径は測定端子に比べてさらに小さい）すること
ができ、データ線又はワード線が配置される密な領域に
前記測定端子を配置することができるので、前記密な領
域のデータ線又はワード線の信号波形の測定を行うこと
ができると共に、前記測定端子に直接電子ビームを照射
しく照射経路に層間絶縁膜等の電子ビームの散乱源が存
在しない）しかも測定端子に接触しない（プローブ針を
使用しない）ので、前記信号波形の測定を高Ｓ／Ｎ比で
行うことができる。
また、前記測定端子は、ワード線又はデータ線と同一製
造工程で形成することができ為ので、測定端子を形成す
る工程に相当する分、半導体記憶装置の製造工程数を低
減することができる。
造工程で形成することができ為ので、測定端子を形成す
る工程に相当する分、半導体記憶装置の製造工程数を低
減することができる。
以下、本発明の構成について、フォールプツトピットラ
イン方式を採用するＤＲＡＭに本発明を適用した一実施
例とともに説明する。
イン方式を採用するＤＲＡＭに本発明を適用した一実施
例とともに説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の一実施例であるＤＲＡＭの構成を第３図（要部
等価回路図）で示す。
等価回路図）で示す。
本実施例のＤＲＡＭはフォールプツトピットライン方式
（折り返しビット線方式）で構成されている。ＤＲＡＭ
のメモリセルアレイ（メモリセルマット）ＭＡ内には第
３図に示すように行列状にメモリセルＭを複数配置して
いる。メモリセルＭは、平行に列方向に延在する相補性
データｌ１Ａ（相補性ビット線）ＤＬ、Ｄ工と行方向に
延在するワード線ＷＬとの交差部分に配置されている。
（折り返しビット線方式）で構成されている。ＤＲＡＭ
のメモリセルアレイ（メモリセルマット）ＭＡ内には第
３図に示すように行列状にメモリセルＭを複数配置して
いる。メモリセルＭは、平行に列方向に延在する相補性
データｌ１Ａ（相補性ビット線）ＤＬ、Ｄ工と行方向に
延在するワード線ＷＬとの交差部分に配置されている。
行方向に配置された相補性データ線ＤＬの夫々には、シ
ェアードセンス方式のセンスアンプ回路ＳＡ、プリチャ
ージ回路ＤＰ及び入出力信号選択回路ｖｏが接続されて
いる。前記ワード線ＷＬは図示しないがＸデコーダ回路
に接続されている。
ェアードセンス方式のセンスアンプ回路ＳＡ、プリチャ
ージ回路ＤＰ及び入出力信号選択回路ｖｏが接続されて
いる。前記ワード線ＷＬは図示しないがＸデコーダ回路
に接続されている。
このワード線ＷＬに沿った位置には行方向に延在するシ
ャント用ワード線ＳＷＬが配置されている。
ャント用ワード線ＳＷＬが配置されている。
シャント用ワード線ＳＷＬは所定部において（例えばメ
モリセル毎或は所定数のメモリセル毎に）ワード線ＷＬ
と短絡され、ワード線ＷＬの比抵抗を低減するように構
成されている。
モリセル毎或は所定数のメモリセル毎に）ワード線ＷＬ
と短絡され、ワード線ＷＬの比抵抗を低減するように構
成されている。
前記メモリセルＭはメモリセル選択用ＭＩＳＦＥＴＱ、
と情報蓄積用容量素子Ｃとの直列回路で構成されている
。メモリセル選択用ＭＩＳＦＥＴＱヨはｎチャネルで構
成されている。メモリセル選択用ＭＩＳＦＥＴＱ、の一
方の半導体領域は相、補性データ線ＤＬのうち一方に接
続されている。
と情報蓄積用容量素子Ｃとの直列回路で構成されている
。メモリセル選択用ＭＩＳＦＥＴＱヨはｎチャネルで構
成されている。メモリセル選択用ＭＩＳＦＥＴＱ、の一
方の半導体領域は相、補性データ線ＤＬのうち一方に接
続されている。
他方の半導体領域は情報蓄積用容量素子Ｃの一方の電極
に接続されている。ゲート電極はワード線ＷＬに接続さ
れている。情報蓄積用容量素子Ｃの他方の電極は電源電
圧１ ／ ２ Ｖ ｃ ｃに接続されている。
に接続されている。ゲート電極はワード線ＷＬに接続さ
れている。情報蓄積用容量素子Ｃの他方の電極は電源電
圧１ ／ ２ Ｖ ｃ ｃに接続されている。
電源電圧１／２Ｖｃｃは、電源電圧Ｖ ｃｃ例えば回路
の動作電位５［ｖ］と基４！電圧Ｖ□例えば回路の接地
電位０［■］との中間の電位（約２．５［Ｖ］）である
。
の動作電位５［ｖ］と基４！電圧Ｖ□例えば回路の接地
電位０［■］との中間の電位（約２．５［Ｖ］）である
。
プリチャージ回路ＤＰは、プリチャージ信号線φ、。に
夫々ゲート電極が接続された２個のプリチャージ用ＭＩ
ＳＦＥＴＱ、い同様にプリチャージ信号線φｐｃにゲー
ト電極が接続された短絡用ＭＩＳＦＥＴＱ、、で構成さ
れている。プリチャージ用ＭＩＳＦＥＴＱ、ｅは、一方
の半導体領域を相補性データ線ＤＬに接続し、他方の半
導体領域をリセット信号線（電源電圧１／２ｖ□）ＨＶ
Ｃに接続している。短絡用ＭＩＳＦＥＴＱ□の夫々の半
導体領域は相補性データ線ＤＬの夫々に接続されている
。
夫々ゲート電極が接続された２個のプリチャージ用ＭＩ
ＳＦＥＴＱ、い同様にプリチャージ信号線φｐｃにゲー
ト電極が接続された短絡用ＭＩＳＦＥＴＱ、、で構成さ
れている。プリチャージ用ＭＩＳＦＥＴＱ、ｅは、一方
の半導体領域を相補性データ線ＤＬに接続し、他方の半
導体領域をリセット信号線（電源電圧１／２ｖ□）ＨＶ
Ｃに接続している。短絡用ＭＩＳＦＥＴＱ□の夫々の半
導体領域は相補性データ線ＤＬの夫々に接続されている
。
プリチャージ用ＭＩＳＦＥＴＱ、い短絡用ＭＩＳＦＥＴ
Ｑ□の夫々はｎチャネルで構成されている。
Ｑ□の夫々はｎチャネルで構成されている。
センスアンプ回路ＳＡは、２個のｎチャネルＭＩＳＦＥ
ＴＱｎと２個のｐチャネルＭＩＳＦＥＴＱｐとで構成さ
れている。センスアンプ回路ＳＡのｎチャネルＭＩＳＦ
ＥＴＱｎの夫々の一方の半導体領域は相補性データ線Ｄ
Ｌに接続され、夫々の他方の半導体領域はコモンソース
線（電源電位Ｖｃｃ）をφ、に接続されている。ｎチャ
ネルＭＩ’５ＦＥＴＱｎの夫々のゲート電極は、互いに
交差し一方の半導体領域が接続された相補性データ線Ｄ
Ｌの一方のデータ線と異なる他方のデータ線に接続され
ている。センスアンプ回路ＳＡのｐチャネルＭＩＳＦＥ
ＴＱｐの夫々の一方の半導体領域はデータ線ＤＬに接続
され、夫々の他方の半導体領域はコモンソース線（ｆ！
Ｈａｍ！圧Ｖ、。）φ、に接続されている。ｐチャネル
ＭＩＳＦＥＴＱＰの夫々のゲート電極は、同様に、互い
に交差し一方の半導体領域が接続された相補性データ線
ＤＬの一方のデータ線と異なる他方のデータ線に接続さ
れている。
ＴＱｎと２個のｐチャネルＭＩＳＦＥＴＱｐとで構成さ
れている。センスアンプ回路ＳＡのｎチャネルＭＩＳＦ
ＥＴＱｎの夫々の一方の半導体領域は相補性データ線Ｄ
Ｌに接続され、夫々の他方の半導体領域はコモンソース
線（電源電位Ｖｃｃ）をφ、に接続されている。ｎチャ
ネルＭＩ’５ＦＥＴＱｎの夫々のゲート電極は、互いに
交差し一方の半導体領域が接続された相補性データ線Ｄ
Ｌの一方のデータ線と異なる他方のデータ線に接続され
ている。センスアンプ回路ＳＡのｐチャネルＭＩＳＦＥ
ＴＱｐの夫々の一方の半導体領域はデータ線ＤＬに接続
され、夫々の他方の半導体領域はコモンソース線（ｆ！
Ｈａｍ！圧Ｖ、。）φ、に接続されている。ｐチャネル
ＭＩＳＦＥＴＱＰの夫々のゲート電極は、同様に、互い
に交差し一方の半導体領域が接続された相補性データ線
ＤＬの一方のデータ線と異なる他方のデータ線に接続さ
れている。
入出力信号選択回路■０はｎチャネルで形成された入出
力選択用ＭＩＳＦＥＴ（Ｙスイッチ）Ｑｖで構成されて
いる。この入出力選択用ＭＩＳＦＥＴＱＹは相補性デー
タ線ＤＬのデータ線毎に配置されている。入出力選択用
ＭＩＳＦＥＴＱＶは一方の半導体領域を相補性データ線
ＤＬに接続し他方の半導体領域を相補性入出力信号線工
１０１〜ｌ１０４のいずれかに接続している。前記入出
力選択用ＭＩＳＦＥＴＱ、のゲート電極にはＹセレクト
信号線ＹＳＬが接続されている。Ｙセレクト信号線ＹＳ
ＬはＹデコーダ回路に接続されている。
力選択用ＭＩＳＦＥＴ（Ｙスイッチ）Ｑｖで構成されて
いる。この入出力選択用ＭＩＳＦＥＴＱＹは相補性デー
タ線ＤＬのデータ線毎に配置されている。入出力選択用
ＭＩＳＦＥＴＱＶは一方の半導体領域を相補性データ線
ＤＬに接続し他方の半導体領域を相補性入出力信号線工
１０１〜ｌ１０４のいずれかに接続している。前記入出
力選択用ＭＩＳＦＥＴＱ、のゲート電極にはＹセレクト
信号線ＹＳＬが接続されている。Ｙセレクト信号線ＹＳ
ＬはＹデコーダ回路に接続されている。
次に、前記メモリセルＭ及び周辺回路の要部について、
第１図（要部断面図）及び第２図（要部平面図）を用い
て簡単に説明する。
第１図（要部断面図）及び第２図（要部平面図）を用い
て簡単に説明する。
第１図に示すように、ＤＲＡＭは単結晶珪素からなる１
型半導体基板１で構成されている。ｎチャネルＭＩＳＦ
ＥＴ形成領域において、半導体基板１の主面部にはｐ−
型ウェル領域２が設けられている。また、図示しないが
、ｐチャネルＭＩＳＦＥＴ形成領域において、半導体基
板１の主面部にはに型ウェル領域が設けられている。
型半導体基板１で構成されている。ｎチャネルＭＩＳＦ
ＥＴ形成領域において、半導体基板１の主面部にはｐ−
型ウェル領域２が設けられている。また、図示しないが
、ｐチャネルＭＩＳＦＥＴ形成領域において、半導体基
板１の主面部にはに型ウェル領域が設けられている。
前記ＤＲＡＭのメモリセルＭは、第１図の左側に示すよ
うに、フィールド絶縁膜３及びｐ型チャネルストッパ領
域４で周囲を規定された領域内において、ｐ型ポテンシ
ャルバリア領域５の主面に構成されている。ポテンシャ
ルバリア領域５は。
うに、フィールド絶縁膜３及びｐ型チャネルストッパ領
域４で周囲を規定された領域内において、ｐ型ポテンシ
ャルバリア領域５の主面に構成されている。ポテンシャ
ルバリア領域５は。
ウェル領域２の主面部に設けられており、ウェル領域２
や半導体基板１へのα線の入射で発生する少数キャリア
に対するポテンシャルバリアを構成するようになってい
る。フィールド絶縁膜３及びチャネルストッパ領域４は
半導体素子間を電気的に分離するように構成されている
。
や半導体基板１へのα線の入射で発生する少数キャリア
に対するポテンシャルバリアを構成するようになってい
る。フィールド絶縁膜３及びチャネルストッパ領域４は
半導体素子間を電気的に分離するように構成されている
。
メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱ、は、
主に、ポテンシャルバリア領域５（チャネル形成領域）
、ゲート絶縁膜６、ゲート電極７゜ソース領域及びドレ
イン領域である一対のｎ型半導体領域９で構成されてい
る。ゲート電極子は、このゲート材料に限定されないが
１本実施例において多結晶珪素膜上に高融点金属シリサ
イド膜を積層した複合膜で構成されている。ゲート電極
７にはそのゲート幅方向に延在するワード線（ＷＬ）７
が一体に構成されている。ワード線７はフィールド絶縁
膜３上を延在するように構成されている。
主に、ポテンシャルバリア領域５（チャネル形成領域）
、ゲート絶縁膜６、ゲート電極７゜ソース領域及びドレ
イン領域である一対のｎ型半導体領域９で構成されてい
る。ゲート電極子は、このゲート材料に限定されないが
１本実施例において多結晶珪素膜上に高融点金属シリサ
イド膜を積層した複合膜で構成されている。ゲート電極
７にはそのゲート幅方向に延在するワード線（ＷＬ）７
が一体に構成されている。ワード線７はフィールド絶縁
膜３上を延在するように構成されている。
情報蓄積用容量素子Ｃは、主に、下部電極１２、誘電体
膜１３、上部電極（共通プレート電極）１４の夫々を順
次重ね合せて構成されている。この情報蓄積用容量素子
Ｃは所謂スタックドキャパシタ構造で構成されている（
この構造に限定されず、プレーナ構造でもよい）、下部
電極１２は、サイドウオールスペーサ１０で規定された
領域に形成された接続孔１１を通して、メモリセル選択
用ＭＩＳＦＥＴＱ、の他方の半導体領域９に接続されて
いる。下部電極１２はメモリセル毎に設けられている。
膜１３、上部電極（共通プレート電極）１４の夫々を順
次重ね合せて構成されている。この情報蓄積用容量素子
Ｃは所謂スタックドキャパシタ構造で構成されている（
この構造に限定されず、プレーナ構造でもよい）、下部
電極１２は、サイドウオールスペーサ１０で規定された
領域に形成された接続孔１１を通して、メモリセル選択
用ＭＩＳＦＥＴＱ、の他方の半導体領域９に接続されて
いる。下部電極１２はメモリセル毎に設けられている。
下部電極１２は例えば多結晶珪素膜で形成されている。
誘電体膜１３は、例えば窒化珪素膜や酸化珪素膜の単層
、又はそれらの複合膜で構成されている。上部電極１４
は隣接する他のメモリセルＭのそれと一体に構成されて
いる。上部電極１４には前述のように電源電圧１／２Ｖ
、、が印加されている。上部電極１４は例えば多結晶珪
素膜で形成されている。
、又はそれらの複合膜で構成されている。上部電極１４
は隣接する他のメモリセルＭのそれと一体に構成されて
いる。上部電極１４には前述のように電源電圧１／２Ｖ
、、が印加されている。上部電極１４は例えば多結晶珪
素膜で形成されている。
このメモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱ、
の一方の半導体領域９には、層間絶縁膜１５に形成され
た接続孔１６を通してデータ線（ＤＬ）１８が接続され
ている。半導体領域９とデータ線１８との接続はゴ型半
導体領域１７を介在させて行われている。データ線１８
は、第１層目配線形成工程によって形成されており、例
えばアルミニウム、ＳｉやＣｕが添加されたアルミニウ
ムで形成されている。また、データ線１８は、アルミニ
ウム膜の下層や上層に高融点金属シリサイド膜を設けた
複合膜で構成してもよい。
の一方の半導体領域９には、層間絶縁膜１５に形成され
た接続孔１６を通してデータ線（ＤＬ）１８が接続され
ている。半導体領域９とデータ線１８との接続はゴ型半
導体領域１７を介在させて行われている。データ線１８
は、第１層目配線形成工程によって形成されており、例
えばアルミニウム、ＳｉやＣｕが添加されたアルミニウ
ムで形成されている。また、データ線１８は、アルミニ
ウム膜の下層や上層に高融点金属シリサイド膜を設けた
複合膜で構成してもよい。
このデータ線１８の上層には層間絶縁膜１９を介在させ
てシャント用ワード線（ＳＷＬ）２１が設けられている
。シャント用ワード線２１は、図示しないが。
てシャント用ワード線（ＳＷＬ）２１が設けられている
。シャント用ワード線２１は、図示しないが。
所定領域において、層間絶縁膜１９に形成された接枝孔
２０を通して第１層目配線形成工程で形成された中間導
電膜に一旦接続されている。この中間導電膜は接続孔１
６を通してワード線７に接続されている。すなわち、シ
ャント用ワード線２１はワード線７と電気的に短絡され
ている。シャント用ワード線２１は、第２層目配線形成
工程（最終配線形成工程）で形成されており、例えば、
第１層目配線形成工程で形成される配線と同様の材料や
構造で形成されている。
２０を通して第１層目配線形成工程で形成された中間導
電膜に一旦接続されている。この中間導電膜は接続孔１
６を通してワード線７に接続されている。すなわち、シ
ャント用ワード線２１はワード線７と電気的に短絡され
ている。シャント用ワード線２１は、第２層目配線形成
工程（最終配線形成工程）で形成されており、例えば、
第１層目配線形成工程で形成される配線と同様の材料や
構造で形成されている。
第２図には、第３図で説明したセンスアンプ回路ＳＡの
ｎチャネルＭＩＳＦＥＴＱｎ、プリチャージ回路ＤＰの
プリチャージ用ＭＩＳＦＥＴＱ、ｃ及び短絡用ＭＩＳＦ
ＥＴＱ、、、入出力信号選択回路ｖＯの相補性入出力信
号線Ｉ１０の夫々を示している。前記第１図の右側（第
２図の１−１切断線で切った部分に相当する）には、周
辺回路のうちプリチャージ回路ＤＰのプリチャージ用Ｍ
ＩＳＦ Ｅ Ｔ Ｑ ｐ ｃを示している。このプリチ
ャージ用ＭＩＳＦＥＴＱ、、及びその他の周辺回路のｎ
チャネルＭ Ｉ Ｓ ＦＥＴは、前記メモリセル選択用
ＭＩＳＦ Ｅ Ｔ Ｑ＊ と略同様の構造で構成されて
いる。つまり、プリチャージ用ＭＩＳＦＥＴＱｐ、等は
、ウェル領域２（チャネル形成領域）、ゲート絶縁膜６
、ゲート電極７、ソース領域及びドレイン領域である一
対のｎ型半導体領域９及び一対のゴ型半導体領域２２で
構成されている。これらのＭＩＳＦＥＴは所謂ＬＤＤ構
造で構成されている。
ｎチャネルＭＩＳＦＥＴＱｎ、プリチャージ回路ＤＰの
プリチャージ用ＭＩＳＦＥＴＱ、ｃ及び短絡用ＭＩＳＦ
ＥＴＱ、、、入出力信号選択回路ｖＯの相補性入出力信
号線Ｉ１０の夫々を示している。前記第１図の右側（第
２図の１−１切断線で切った部分に相当する）には、周
辺回路のうちプリチャージ回路ＤＰのプリチャージ用Ｍ
ＩＳＦ Ｅ Ｔ Ｑ ｐ ｃを示している。このプリチ
ャージ用ＭＩＳＦＥＴＱ、、及びその他の周辺回路のｎ
チャネルＭ Ｉ Ｓ ＦＥＴは、前記メモリセル選択用
ＭＩＳＦ Ｅ Ｔ Ｑ＊ と略同様の構造で構成されて
いる。つまり、プリチャージ用ＭＩＳＦＥＴＱｐ、等は
、ウェル領域２（チャネル形成領域）、ゲート絶縁膜６
、ゲート電極７、ソース領域及びドレイン領域である一
対のｎ型半導体領域９及び一対のゴ型半導体領域２２で
構成されている。これらのＭＩＳＦＥＴは所謂ＬＤＤ構
造で構成されている。
前記プリチャージ用ＭＩＳＦＥＴＱ、。等の周辺回路の
ＭＩＳＦＥＴ上には、メモリセルアレイＭＡに延在する
データ線１８が引き伸ばされて延在している。センスア
ンプ回路ＳＡのｎチャネルＭＩＳＦＥＴＱｎ上及びプリ
チャージ回路ＤＰの短絡用ＭＩＳＦＥＴＱ、、上には、
データ線１８を介在さ−せてコモンソース線（φ１１）
２１が延在している。また、プリチャージ回路ＤＰのプ
リチャージ用ＭＩＳＦＥＴＱ、、上にはデータ線１８を
介在させてプリチャージ信号線（φ、、）２１を延在さ
せている。このプリチャージ信号線２１は、その下層に
延在し、プリチャージ用ＭＩＳＦＥＴＱ、ｃのゲート電
極７と一体に構成されたプリチャージ信号線（φ２．）
７と所定部において短絡されている。また、入出力信号
選択回路ｖＯの領域のデータ線１８上には相補性入出力
信号線（Ｉｌｏ）２１及び電源電圧（１／２ＶＣＣ）２
１を延在させている。
ＭＩＳＦＥＴ上には、メモリセルアレイＭＡに延在する
データ線１８が引き伸ばされて延在している。センスア
ンプ回路ＳＡのｎチャネルＭＩＳＦＥＴＱｎ上及びプリ
チャージ回路ＤＰの短絡用ＭＩＳＦＥＴＱ、、上には、
データ線１８を介在さ−せてコモンソース線（φ１１）
２１が延在している。また、プリチャージ回路ＤＰのプ
リチャージ用ＭＩＳＦＥＴＱ、、上にはデータ線１８を
介在させてプリチャージ信号線（φ、、）２１を延在さ
せている。このプリチャージ信号線２１は、その下層に
延在し、プリチャージ用ＭＩＳＦＥＴＱ、ｃのゲート電
極７と一体に構成されたプリチャージ信号線（φ２．）
７と所定部において短絡されている。また、入出力信号
選択回路ｖＯの領域のデータ線１８上には相補性入出力
信号線（Ｉｌｏ）２１及び電源電圧（１／２ＶＣＣ）２
１を延在させている。
第１図の右側及び第２図に示す符号のうち、第１図の左
側に示す符号と一致するものは、同一製造工程で形成さ
れている。つまり、第１図の右側及び第２図に示す符号
１８の層はメモリセルアレイＭＡのデータ線１８と同一
製造工程で形成され、符号２１はシャント用ワード線２
１と同一製造工程で形成されている。
側に示す符号と一致するものは、同一製造工程で形成さ
れている。つまり、第１図の右側及び第２図に示す符号
１８の層はメモリセルアレイＭＡのデータ線１８と同一
製造工程で形成され、符号２１はシャント用ワード線２
１と同一製造工程で形成されている。
このように構成されるＤＲＡＭにおいては、第１図の右
側及び第２図に示すように、ＥＢテスタ用測測定端子Ｅ
Ｂ Ｐ）２１が配置されている。ＥＢテスタ用測測定
端子２１層間絶縁膜１９に形成された接続孔２０を通し
て所定のデータ線１８に接続されている。ＥＢテスタ用
測測定端子２１最終配線形成工程である第２層目配線形
成工程で形成されている。
側及び第２図に示すように、ＥＢテスタ用測測定端子Ｅ
Ｂ Ｐ）２１が配置されている。ＥＢテスタ用測測定
端子２１層間絶縁膜１９に形成された接続孔２０を通し
て所定のデータ線１８に接続されている。ＥＢテスタ用
測測定端子２１最終配線形成工程である第２層目配線形
成工程で形成されている。
ＥＢＢテスタ電子ビームの照射径は０．１［μｍ］ｍ］
程度常に小さいので、ＥＢテスタ用測測定端子２１．最
小加工寸法又はそれに近い小さなサイズで構成すること
ができる。つまり、ＥＢテスタ用測測定端子２１、接続
孔２０のサイズ（開口寸法）に、接続孔１９とデータ線
１８との製造工程におけるマスク合せずれ量及び接続孔
１９とＥＢテスタ用測測定端子２１の前記マスク合せず
れ量を加えたサイズで構成することができる。例えば最
小加工寸法を１．０［μｍ］、マスク合せずれ量を０．
５［μｍ］とした場合、ＥＢテスタ用測測定端子２１３
．ＯＸ３．Ｏ［ｐ ｍ］程度の寸法で構成することがで
きる。
程度常に小さいので、ＥＢテスタ用測測定端子２１．最
小加工寸法又はそれに近い小さなサイズで構成すること
ができる。つまり、ＥＢテスタ用測測定端子２１、接続
孔２０のサイズ（開口寸法）に、接続孔１９とデータ線
１８との製造工程におけるマスク合せずれ量及び接続孔
１９とＥＢテスタ用測測定端子２１の前記マスク合せず
れ量を加えたサイズで構成することができる。例えば最
小加工寸法を１．０［μｍ］、マスク合せずれ量を０．
５［μｍ］とした場合、ＥＢテスタ用測測定端子２１３
．ＯＸ３．Ｏ［ｐ ｍ］程度の寸法で構成することがで
きる。
基本的には、ＥＢテスタ用測測定端子２１データ線１８
のどの位置に設けてもよいが、メモリセルアレイＭＡは
シャント用ワード線２１が同一導電層で密に配置されて
いるので、周辺回路上に設けられている。この周辺回路
上においても、リセット信号線２１、プリチャージ信号
線２１、相補性入出力信号線２１及び電源電圧２１等が
同一導電層で密に配置されているので、ＥＢテスタ用測
測定端子２１これらの密に配置されたうちの隙間を利用
し°て配置されている。本実施例では、ＥＢテスタ用測
定端子２１はプリチャージ信号線２１と電源電圧２１と
の間においてデータ線１８上に若干の隙間を利用して配
置されている。このＥＢテスタ用測測定端子２１１行方
向に配置されたデータ線１８の全べてに設ける必要はな
く、所定数毎（例えば４組の相補性データ線ＤＬ毎に２
個）に設ければよい。
のどの位置に設けてもよいが、メモリセルアレイＭＡは
シャント用ワード線２１が同一導電層で密に配置されて
いるので、周辺回路上に設けられている。この周辺回路
上においても、リセット信号線２１、プリチャージ信号
線２１、相補性入出力信号線２１及び電源電圧２１等が
同一導電層で密に配置されているので、ＥＢテスタ用測
測定端子２１これらの密に配置されたうちの隙間を利用
し°て配置されている。本実施例では、ＥＢテスタ用測
定端子２１はプリチャージ信号線２１と電源電圧２１と
の間においてデータ線１８上に若干の隙間を利用して配
置されている。このＥＢテスタ用測測定端子２１１行方
向に配置されたデータ線１８の全べてに設ける必要はな
く、所定数毎（例えば４組の相補性データ線ＤＬ毎に２
個）に設ければよい。
このように、ＤＲＡＭにおいて、少なくともデータ線１
８にそれよりも上層の最終配線層で形成されたＥＢテス
タ用測測定端子２１接続することにより、前記ＥＢテス
タ用測測定端子１をデータｌ５１８に接続するための最
小のサイズで構成（電子ビームの照射径は測定端子に比
べてさらに小さい）することができ、データ線１８が配
置される密な領域に前記ＥＢテスタ用測測定端子１を配
置することができるので、前記密な領域のデータ線１８
の信号波形の測定を行うことができると共に、前記ＥＢ
テスタ用測測定端子１に直接電子ビームを照射しく最終
配線層なので照射経路に層間絶縁膜等の電子ビームの散
乱源が存在しない）しかもＥＢテスタ用測測定端子２１
接触しない（プローブ針を使用しない非接触型）ので、
前記信号波形の測定を高Ｓ／Ｎ比で行うことができる。
８にそれよりも上層の最終配線層で形成されたＥＢテス
タ用測測定端子２１接続することにより、前記ＥＢテス
タ用測測定端子１をデータｌ５１８に接続するための最
小のサイズで構成（電子ビームの照射径は測定端子に比
べてさらに小さい）することができ、データ線１８が配
置される密な領域に前記ＥＢテスタ用測測定端子１を配
置することができるので、前記密な領域のデータ線１８
の信号波形の測定を行うことができると共に、前記ＥＢ
テスタ用測測定端子１に直接電子ビームを照射しく最終
配線層なので照射経路に層間絶縁膜等の電子ビームの散
乱源が存在しない）しかもＥＢテスタ用測測定端子２１
接触しない（プローブ針を使用しない非接触型）ので、
前記信号波形の測定を高Ｓ／Ｎ比で行うことができる。
前記ワード、ＩＸ（ＷＬ）７は最終配線層で形成された
シャント用ワード線（ＳＷＬ）２１が接続されているの
で、このシャント用ワード線２１をＥＢテスタ用測測定
端子して使用することができる。前述のように、電子ビ
ームの照射径は小さいので、シャント用ワード線２１の
配線幅寸法内において充分に信号波形の測定を行うこと
ができる。
シャント用ワード線（ＳＷＬ）２１が接続されているの
で、このシャント用ワード線２１をＥＢテスタ用測測定
端子して使用することができる。前述のように、電子ビ
ームの照射径は小さいので、シャント用ワード線２１の
配線幅寸法内において充分に信号波形の測定を行うこと
ができる。
また、前記ＥＢテスタ用測測定端子１はシャント用ワー
ド線２１と同一導電層で形成する（層間絶縁膜１９も同
一製造工程で形成される）ことにより、前記ＥＢテスタ
用測定喘子２１を形成する製造工程に相当する分、ＤＲ
ＡＭの製造工程を低減することができる。
ド線２１と同一導電層で形成する（層間絶縁膜１９も同
一製造工程で形成される）ことにより、前記ＥＢテスタ
用測定喘子２１を形成する製造工程に相当する分、ＤＲ
ＡＭの製造工程を低減することができる。
前記ＥＢＢテスタよる信号波形の観測（測定）は、最終
配線層（２１）上にパッシベーション膜（図示しない）
を形成する前、又は形成後にパッシベーション膜に開口
を形成しこの開口を通して行われる。
配線層（２１）上にパッシベーション膜（図示しない）
を形成する前、又は形成後にパッシベーション膜に開口
を形成しこの開口を通して行われる。
なお１図示しないが、前記データ線１８以外の密な領域
例えばＲＡＳ系回路の基準クロック信号線（第１層目配
線層）にもＥＢテスタ用測測定端子２１設けられている
。
例えばＲＡＳ系回路の基準クロック信号線（第１層目配
線層）にもＥＢテスタ用測測定端子２１設けられている
。
また、前記密な領域以外の疎な領域には、前記ＥＢテス
タ用測測定端子１を設けてもよいが、レイアウトに余裕
がある場合には観測用ＭＯ８ＦＥＴ及び測定用端子（プ
ローバ針接触用）を設けてもよい。
タ用測測定端子１を設けてもよいが、レイアウトに余裕
がある場合には観測用ＭＯ８ＦＥＴ及び測定用端子（プ
ローバ針接触用）を設けてもよい。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。
基づき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。
しない範囲において種々変更可能であることは勿論であ
る。
例えば、本発明は、前記ＤＲＡＭのシャント用ワード線
（又はワード線）を第１Ｎｓ目配線形成工程で形成し、
データ線を第２層目配線形成工程（最終配線層）で形成
し、前記シャント用ワード線に接続されたＥＢテスタ用
測測定端子構成してもよい。
（又はワード線）を第１Ｎｓ目配線形成工程で形成し、
データ線を第２層目配線形成工程（最終配線層）で形成
し、前記シャント用ワード線に接続されたＥＢテスタ用
測測定端子構成してもよい。
また、本発明は、データ線やワード線をゲート材料や半
導体領域（拡散層）で構成する場合にも適用することが
できる。つまり、本発明は、これらのデータ線やワード
線を最終配線層で形成されたＥＢテスタ用測測定端子接
続する。
導体領域（拡散層）で構成する場合にも適用することが
できる。つまり、本発明は、これらのデータ線やワード
線を最終配線層で形成されたＥＢテスタ用測測定端子接
続する。
また１本発明は、ＤＲＡＭに限らずスタチック型ランダ
ムアクセスメモリ（ＳＲＡＭ）等のＭＯ８型半導体記憶
装置やバイポーラトランジスタ型半導体記憶装置等、デ
ータ線及びワード線を有する半導体記憶装置に広く適用
することができる。
ムアクセスメモリ（ＳＲＡＭ）等のＭＯ８型半導体記憶
装置やバイポーラトランジスタ型半導体記憶装置等、デ
ータ線及びワード線を有する半導体記憶装置に広く適用
することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半導体記憶装置において、密な領域の信号波形の測定を
行うことができると共に、信号波形の測定を高Ｓ／Ｎ比
で行うことができる。
行うことができると共に、信号波形の測定を高Ｓ／Ｎ比
で行うことができる。
第１図は１本発明の一実施例であるＤＲＡＭの構成を示
す要部断面図。 第２図は、前記ＤＲＡＭのセンスアンプ回路、プリチャ
ージ回路等の周辺回路の具体的な構成を示す要部平面図
、 第３図は、前記ＤＲＡＭの等価回路図である。 図中、Ｍ・・・メモリセル、Ｑ８・・・メモリセル選択
用ＭＩＳＦＥＴ、Ｃ・・・情報蓄積用容量素子、ＤＰ・
・・プリチャージ回路、ｖＯ・・・入出力信号選択回路
、ＳＡ・・・センスアンプ回路、ＭＡ・・・メモリセル
アレイ、Ｑ・・・ＭＩＳＦＥＴ、ＤＬ、１８・・・デー
タ線、ＷＬ、７・・・ワード線、ＳＷＬ、２１・・・シ
ャント用ワード線、ＥＢＰ、２１・・・ＥＢテスタ用測
測定端子１６゜１９・・・接続孔である。
す要部断面図。 第２図は、前記ＤＲＡＭのセンスアンプ回路、プリチャ
ージ回路等の周辺回路の具体的な構成を示す要部平面図
、 第３図は、前記ＤＲＡＭの等価回路図である。 図中、Ｍ・・・メモリセル、Ｑ８・・・メモリセル選択
用ＭＩＳＦＥＴ、Ｃ・・・情報蓄積用容量素子、ＤＰ・
・・プリチャージ回路、ｖＯ・・・入出力信号選択回路
、ＳＡ・・・センスアンプ回路、ＭＡ・・・メモリセル
アレイ、Ｑ・・・ＭＩＳＦＥＴ、ＤＬ、１８・・・デー
タ線、ＷＬ、７・・・ワード線、ＳＷＬ、２１・・・シ
ャント用ワード線、ＥＢＰ、２１・・・ＥＢテスタ用測
測定端子１６゜１９・・・接続孔である。
Claims (1)
- 【特許請求の範囲】 １、夫々異なる方向に延在するデータ線とワード線との
交差部分にメモリセルを配置する半導体記憶装置におい
て、前記データ線又はワード線に、それよりも上層の最
終配線層で形成された電子ビームテスタ用測定端子を接
続したことを特徴とする半導体記憶装置。 ２、前記データ線は下層配線層で形成され、前記ワード
線は前記データ線よりも上層の最終配線層で形成され、
前記電子ビームテスタ用測定端子は前記ワード線と同一
の最終配線層で形成されていることを特徴とする特許請
求の範囲第１項に記載の半導体記憶装置。 ３、前記電子ビームテスタ用測定端子は、前記メモリセ
ルが配置されたメモリセルアレイの周辺部分に配置され
ていることを特徴とする特許請求の範囲第１項又は第２
項に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108748A JPH01278065A (ja) | 1988-04-28 | 1988-04-28 | 半導体記憶装置 |
| KR1019890004803A KR0134776B1 (ko) | 1988-04-28 | 1989-04-12 | 반도체 기억장치 |
| US07/339,843 US5021998A (en) | 1988-04-28 | 1989-04-18 | Semiconductor memory device with low-house pads for electron beam test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63108748A JPH01278065A (ja) | 1988-04-28 | 1988-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278065A true JPH01278065A (ja) | 1989-11-08 |
Family
ID=14492510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63108748A Pending JPH01278065A (ja) | 1988-04-28 | 1988-04-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5021998A (ja) |
| JP (1) | JPH01278065A (ja) |
| KR (1) | KR0134776B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091651A (en) * | 1998-04-14 | 2000-07-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved test efficiency |
| JP2003092318A (ja) * | 2001-09-18 | 2003-03-28 | Seiko Instruments Inc | 半導体装置の製造方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257235A (en) * | 1989-04-25 | 1993-10-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device having serial access mode |
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| KR940008296B1 (ko) * | 1991-06-19 | 1994-09-10 | 삼성전자 주식회사 | 고속 센싱동작을 수행하는 센스앰프 |
| DE4139719C1 (ja) * | 1991-12-02 | 1993-04-08 | Siemens Ag, 8000 Muenchen, De | |
| JPH0668667A (ja) * | 1992-08-19 | 1994-03-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPH06162779A (ja) * | 1992-11-24 | 1994-06-10 | Oki Electric Ind Co Ltd | 半導体記憶装置におけるセンスアンプ制御回路 |
| JP3364523B2 (ja) * | 1993-05-31 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
| US5400274A (en) * | 1994-05-02 | 1995-03-21 | Motorola Inc. | Memory having looped global data lines for propagation delay matching |
| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
| US5506816A (en) * | 1994-09-06 | 1996-04-09 | Nvx Corporation | Memory cell array having compact word line arrangement |
| FR2854731B1 (fr) * | 2003-05-05 | 2005-08-12 | St Microelectronics Sa | Circuit integre et procede de test associe |
| JP4907967B2 (ja) * | 2005-12-01 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7605410B2 (en) * | 2006-02-23 | 2009-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| DE102007023024B4 (de) * | 2007-05-16 | 2014-09-11 | Qimonda Ag | Halbleiter-Speicherbauelement mit Vorladungs-/Homogenisier-Schaltung sowie elektronisches System mit einem derartigen Halbleiterspeicherbauelement und Speicherbauelement-Modul mit einem derartigen Halbleiter-Speicherbauelement |
| US8059458B2 (en) * | 2007-12-31 | 2011-11-15 | Cypress Semiconductor Corporation | 3T high density nvDRAM cell |
| US8064255B2 (en) | 2007-12-31 | 2011-11-22 | Cypress Semiconductor Corporation | Architecture of a nvDRAM array and its sense regime |
| US10199283B1 (en) | 2015-02-03 | 2019-02-05 | Pdf Solutions, Inc. | Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage |
| US9799575B2 (en) | 2015-12-16 | 2017-10-24 | Pdf Solutions, Inc. | Integrated circuit containing DOEs of NCEM-enabled fill cells |
| US10593604B1 (en) | 2015-12-16 | 2020-03-17 | Pdf Solutions, Inc. | Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells |
| US10978438B1 (en) | 2015-12-16 | 2021-04-13 | Pdf Solutions, Inc. | IC with test structures and E-beam pads embedded within a contiguous standard cell area |
| US9929063B1 (en) | 2016-04-04 | 2018-03-27 | Pdf Solutions, Inc. | Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates |
| US9653446B1 (en) | 2016-04-04 | 2017-05-16 | Pdf Solutions, Inc. | Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, TS-short-configured, and AA-short-configured, NCEM-enabled fill cells |
| US9905553B1 (en) | 2016-04-04 | 2018-02-27 | Pdf Solutions, Inc. | Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells |
| US9748153B1 (en) | 2017-03-29 | 2017-08-29 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure |
| US9773774B1 (en) | 2017-03-30 | 2017-09-26 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells |
| US9786649B1 (en) | 2017-06-27 | 2017-10-10 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells |
| US9768083B1 (en) | 2017-06-27 | 2017-09-19 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells |
| US10096530B1 (en) | 2017-06-28 | 2018-10-09 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells |
| US9865583B1 (en) | 2017-06-28 | 2018-01-09 | Pdf Solutions, Inc. | Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells |
| US11074964B1 (en) * | 2020-03-20 | 2021-07-27 | Micron Technology, Inc. | Integrated assemblies comprising digit lines configured to have shunted ends during a precharge operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217658A (ja) * | 1986-03-18 | 1987-09-25 | Fujitsu Ltd | 共鳴トンネル半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2464700A1 (fr) * | 1979-09-14 | 1981-03-20 | Gourlandt Albert | Procede et appareil de debecquage automatique de volatiles, de preference de jeunes poussins, dindonneaux, pintadeaux |
| JPS6065545A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Micro Comput Eng Ltd | 半導体装置の製造方法 |
| JPH065691B2 (ja) * | 1987-09-26 | 1994-01-19 | 株式会社東芝 | 半導体素子の試験方法および試験装置 |
-
1988
- 1988-04-28 JP JP63108748A patent/JPH01278065A/ja active Pending
-
1989
- 1989-04-12 KR KR1019890004803A patent/KR0134776B1/ko not_active Expired - Fee Related
- 1989-04-18 US US07/339,843 patent/US5021998A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217658A (ja) * | 1986-03-18 | 1987-09-25 | Fujitsu Ltd | 共鳴トンネル半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091651A (en) * | 1998-04-14 | 2000-07-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved test efficiency |
| JP2003092318A (ja) * | 2001-09-18 | 2003-03-28 | Seiko Instruments Inc | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890016573A (ko) | 1989-11-29 |
| KR0134776B1 (ko) | 1998-04-20 |
| US5021998A (en) | 1991-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01278065A (ja) | 半導体記憶装置 | |
| US6930324B2 (en) | Device architecture and process for improved vertical memory arrays | |
| US12046552B2 (en) | Anti-fuse unit and anti-fuse array | |
| KR100869555B1 (ko) | 반도체기억장치 | |
| US4393474A (en) | EPROM and RAM cell layout with equal pitch for use in fault tolerant memory device or the like | |
| JPS60134460A (ja) | 半導体記憶装置とそのレイアウト方法 | |
| KR100293079B1 (ko) | 반도체장치 | |
| US20050225350A1 (en) | Capacitance measurement method of micro structures of integrated circuits | |
| US7126154B2 (en) | Test structure for a single-sided buried strap DRAM memory cell array | |
| JPS5856266B2 (ja) | Ｍｏｓメモリ | |
| US6853000B2 (en) | Test structure for determining a doping region of an electrode connection between a trench capacitor and a selection transistor in a memory cell array | |
| US6856562B2 (en) | Test structure for measuring a junction resistance in a DRAM memory cell array | |
| US6930325B2 (en) | Test structure for improved vertical memory arrays | |
| JPH09213901A (ja) | Ｔｅｇを備えた半導体メモリおよびその検査方法 | |
| JPH01200661A (ja) | ダイナミック型半導体記憶装置 | |
| JPH01128563A (ja) | 半導体記憶装置 | |
| JPH05102264A (ja) | Ｄｒａｍセルの容量測定法 | |
| US20250287584A1 (en) | One-time programmable memory cell | |
| JPH02310964A (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPH01304768A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS6182459A (ja) | 半導体記憶装置 | |
| JPS61208253A (ja) | 半導体メモリセル | |
| JP3636619B2 (ja) | 半導体記憶装置 | |
| JPH01145851A (ja) | 半導体記憶装置 |