JPS6065545A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6065545A
JPS6065545A JP58172990A JP17299083A JPS6065545A JP S6065545 A JPS6065545 A JP S6065545A JP 58172990 A JP58172990 A JP 58172990A JP 17299083 A JP17299083 A JP 17299083A JP S6065545 A JPS6065545 A JP S6065545A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法および半導体装置に関し
、特に冗長回路を備えて欠陥救済を行なう半導体装置に
好適な製造方法およびこの製造方法により製造された半
導体装置に関するものである。
〔背景技術〕
半導体装置では、半導体基板上に素子が形成されたウェ
ーハの段階で、つまりパッケージングを行なう前の段階
で素子回路のテストを行なっている。このテストでは、
グローパ装錐を用いてプローブ（針）を実際に装置の電
極パッドに当接させ、このプローブを介して装置内に７
３ｒ定の電気信号を供給することにより装置を作動状態
におき、これから装置の良否をテストするようにしてい
る。（例えば特開昭５４−８６２８３号公報）。
しかしながら、本発明者の検討によれば次のような問題
があることがわかった。すなわち、このテスト方法では
プローブと１！極バツドとの接触を７１１ｉｉ実なもの
とするためにプローブを強く電極パッドに押圧するため
、プローブ先端での衝撃によって電析バ・ノドに傷が付
き易い。そしてこの傷は、電極パッドが薄いＡｌ膜にて
形成されていることから、電極パッドの全厚さにわたっ
たクラックのような状態となる。このため、このクラッ
クを通して電極パッド下Ｊ＠のＰＳＧ尋の層間絶縁膜が
部分的に露呈されることになり、例えば半導体装置表面
の水分がクラックを通して層間絶縁膜にまで浸入し、絶
縁機能を阻害したり或いはクラック部から電極パッドを
腐蝕させる等の半導体装置の信頼性を低下させる不具合
が生じることになる。
一方、メモリ回路素子のように欠陥救済回路。
所謂冗長回路を有する半導体装置では、装置のテスト時
に冗長用のヒユーズを溶断して冗長回路の接離を行なっ
て欠陥救済を行なっている。ところが、本発明者の検討
によれば、このヒユーズ溶断に際しては、その溶断を確
実にするためにヒユーズ上の絶縁膜に開口を設けてヒユ
ーズの溶断箇所を外部に露呈させておく必要がある。こ
のためには最終パッシベーション膜にも開口を設けてヒ
ユーズの露呈を行なわなければならないが、製品として
の半導体装置はヒユーズの溶断、非溶断にかかわらず常
にヒユーズが露呈された状態にあり、半導体装置表面の
水分の浸入によってヒユーズのショート、水分による損
傷等が生じて装置の信頼性を低下させることになる。
〔発明の目的〕
本発明の目的は電極パッドやヒユーズ等における耐湿性
の向上ないし腐蝕や損傷等の防止を図り、これにより装
置の信頼性を向上することができる半導体装置の製造方
法を提供することにある。
また本発明の目的はヒユーズ或いは電極パッドに１５け
る耐湿性を向上し、かつパッドの腐蝕やヒユーズの損傷
を防止できる半導体装置を提供する、ことにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、ヒユーズや電極パッドの一部を開口した状態
でテストを行ない、必要に応じてヒユーズにより欠陥救
済を行なった後にパッシベーション膜を形成して前記ヒ
ユーズＪＰ電極パッドの必要箇所を被膜することにより
、ヒユーズはもとより電極パッドのクラック部位をパッ
シベーション膜にて破膜してその露呈を防止し、これに
よりヒユーズＪｆ）電極パッド下層への水分等の浸入を
防止して耐湿性を向上しかつその信頼性の向上を実現す
るものである。
〔実施例〕 第１図（Ａ）〜（Ｉ）、第２図（人）、　（Ｂ）、第３
図は本発明の半導体装置の製造方法を工程順に示す図で
あり、本例ではＭＩＳ型電界効果トランジスタとキャパ
シタとを回路素子としたダイナミックランダムアクセス
メモリ（ＤＲＡＭ）を製益する実施例を示している。以
下、第１図（Ａ）〜（Ｉ）に基づいて本発明方法を説明
する。
先ず同図（Ａ）のように、Ｐ型巣結晶シリコン基板（以
下、単に基板という）１の主面上にＳｉ、Ｎ４膜をマス
クとした基板１表面の選択的な熱酸化によりフィールド
絶縁膜（ＳｉＯｓｊＧ５）２を形成する。
このフィールド絶縁膜２にて画成された活性領域内には
第１ゲート絶縁膜３を形成する。このゲート絶縁膜３は
基板１の熱酸化による５ｉ０２膜、又はこの５ｉｎｔ膜
とその上にＣＶＤ（、気相化学反応）により形成し１．
＝　Ｓ　ｉ　ＨＮ４　ＰＩＡとの２層構造の膜からなる
。そして、これらの絶縁膜上にはポリシリコンからなる
第１導体層を全面に被着し、かつこれを所定のパターン
形状にエツチングすることにより、フィールド絶縁膜２
上には図外の冗長回路に接続するヒユーズ４を、また第
１ゲート絶縁膜３とフィールド絶縁膜２上にはキャパシ
タ電極５を形成する８ヒユーズ４．キャパシタ電極５に
はリン等のＮ型不純物をドープして低抵抗化している。
これらの形成後に基板１我面には露出した第１ゲート絶
＠膜３除去後に露出した基板１表面の熱酸化により第２
ゲート絶縁膜（ｓ　ｉ０２　ＩＩ休）６を形成し、かつ
同時にヒユーズ４やキャパシタ電極５を形成するポリシ
リコンの表面を熱酸化することによりＭ２ゲート絶縁膜
６よりも厚いＳ　ｒ　Ｏｔ　Ｉ摩７．８を形成する。
次いで同図ＣＢ）のようにポリシリコンおよびその上の
モリブデン（１’ｖｌｏ）等の高融点金属のシリサイド
膜（ＭｏＳｉ膜）とからなる棺２尋体層を全面に被着し
た後、これを所定のパターン形状にエツチングすること
により、第２ゲート絶縁誤６上にはポリシリコン層９と
モリブデンシリサイド層１１かもなるゲート電極を形成
し、また前記ヒユーズ４上には第２堺体層すなわちポリ
シリコン層ｌＯとモリブデンシリサイド層１２とを形成
′１″る。その上で、ヒ素等のＮ型不純物を基板１主面
にイオン打込みし、ゲート電極に自己整合的にＮ＋厘ソ
ース・ドレイン領域１３を形成する。
次に同図（Ｃ）のように、層間絶縁膜としてのフォスフ
オシリケードガラス（ＰＳＧ）膜１５を全面に被着した
上で、前記ソース・ドレイン領域１３とのコンタクトホ
ール１６を形成する。このとぎ、同時にヒユーズ４上の
ＰＳＧ膜１５、特に溶断を予定してＲＯ幅に形成したヒ
ユーズ４略中央の２８０Ｍ１５をエツチングし、開口１
７を形成しておく。その上で同図（Ｄ）のように全面に
アルミニウム（Ａり等の金属からなる第３導体層１８を
全面にｇＭし、かつこれをドライエツチングにより選択
的にエツチングすることにより同図（Ｅ）のように所定
パターンの配線膜１９が得られる。このＡｆｆｌ配側膜
１９は前記コンタクトホール１６を通してソース・ドレ
イン領域１３に接続されかつ一方ではフィールド絶縁膜
２上に第２図に示すような通常サイズの約１，５倍例え
ば１５０２ｍＸ１００μｍの面積の電極（ボンディング
）パッド２０を形成する。なお、ヒユーズ４開ロ１７内
のＡノ展は除去される。このＡＡ［のドライエツチング
による除去の際、ヒユーズ４はモリブデンシリサイド層
１２とポリシリコン層１０に覆われているので、不所望
な断線等は全く生じない。
次いで第１図（Ｆ）のように、ヒユーズ４上の開１コ１
７を通してＭｏ５５膜１２と第２ポリシリコン膜７を露
呈させる。その後、薄い５ｉｎｓ膜とその上のＰｓｏｌ
ｌ＊とからなる比較的薄い第１の最終パッシベーション
膜２２を全面にＣＶＤにより被着する。
次に、同図（Ｇ）のようにヒユーズ４上の第１の最終パ
ッシベーション膜２２をエツチングし開口２１を形成す
る。これによりヒユーズ４の中央部４ａを完全に外部に
露呈させる。ヒユーズ４と各開口１７．２１の平面形状
を第３図に示す。これと同時に、前記電極パッド２０上
の第１の最終パッシベーションＭ２２の一部をエツチン
グし、第２図（Ａ）に合わせて示すように開口２４を形
成する。これにより電極パッドは一部が露呈される。
以上の工程により、ＤＩｔＡＭが構成されることになる
。この段階でブローバ装置を用いた特性テストが行なわ
れる。即ち、前記電極パッド２０の露呈部２ＯＡにプロ
ーブ２５を当接させてテスト装置とダイナミックメモリ
内部回路とを導通させ、内部回路に所定の通電を行なっ
てその特性をテストする。そして、このテストに基づい
て１選択されたヒユーズ４に過電流を通じてヒユーズを
中央の幅の狭い部分４ａにおいて溶断しく第１図（Ｇ）
に仮想線で示す）、欠陥の救済を図る。この場合、ヒユ
ーズ４は溶断部位が露呈されているため低電流でかつ確
実な溶断を行なうことができる。
以上のテストの完了後、ヒユーズ４は溶断の有無にかか
わらず露呈状態にあり、また＠極バッド２０Ａはプロー
ブ２５０当接によって表面ないし全厚さにわたって傷や
クラック２６が生じている。
したがって、テスト完了後に第１図（Ｉ（）のように全
面に第２の最終パッシベーションＮ２７として例えばプ
ラズマＣＶＤにより厚い５ｉＱ２膜を被着し、前記露出
しているヒユーズ４と電極パッド２ＯＡを被膜する。
そして、同図（Ｉ）のように、前記電極バッド２０上の
開口２４に隣り合りた部位の＠２の最終パッシベーショ
ン膜２７および第１の最終バッシヘーション膜２２とを
エツチングして新たに開口２８を形成することにより、
第２図（Ｂ）に合わせて示すように、前記クラック２６
とは異なる部位の電極パッド２０Ｂが露呈される。つま
り、クラック２６は第２の最終パッシベーション膜２７
であるＳｉＱ、膜で被膜され、クラックのない電極パッ
ドが新たに構成されることになる。この結果、完成され
たＤＲＡＭは、クラックのない電極パッドにワイヤ接続
が施される等してパッケージングがなされることになる
。
したがって、この半導体装置によれば、テスト時にあっ
てはヒユーズ４部位が開口露呈されかつ電極パッド２Ｏ
Ａも開口露呈されて所要のテストとヒユーズの溶断（欠
陥救済）を良好に行ない得る。さらに、これに加えて、
最終的に完成された状態ではヒユーズ４および電極パッ
ド２ＯＡのクラック２６等は第２の最終パッシベーショ
ン膜２７にて被膜されているので装ｆ表面の水分がヒユ
ーズ４やクラック２６部感に浸入されることはなく、水
分の浸入によって生じるリーク、腐蝕、損傷を確実に防
止し、耐湿性を向上する等装置全体の信頼性を向上する
ことができる。また、クラック２６が生じていない部位
において第２の最終パッシベーション膜２７をエツチン
グして開口２８を形成するので、エツチング液がクラッ
ク２６を通して下層のＰＳＧ膜１５に到りこれを損傷す
ることもない。
なお、電４：１ξバッドは、第４図（Ａ）、　ＣＢ）に
示すように、従来と同一サイズの一対の電極パッド３０
゜３１を互に導通させてこれを１組とし、一方のバッド
３０をテスト時に開口３２してプローブを接触させた後
、ファイナルパッシベーション膜３３でこれを被膜し、
最終的に他方のバッド３１を開口３４して露呈させるよ
うにしてもよい。この構成では、一方のバッド３０に生
じたクラック３５を７アイナルバツシベーシヨン膜３６
で被膜でき、クラックによる耐湿性の低下を防止できる
。この構成は、を極バッドの配列スペースに余裕のある
ときに有効である。
ここで、１！極バツド２０Ａ又は３０におけるクラック
２６又は３５をそのまま露呈させていても信頼性の点で
特に支障がない場合には、ヒユーズ４をのみ被膜し、電
極パッドは従来と同様の構成にしてもよく、この構成で
もヒユーズにおける耐湿性を大幅に向上することができ
る。
〔効　果〕
（１）ヒユーズと電極パッド上の絶縁膜を開口した状態
で特性のテストを行ない、その後にヒユーズと電極パッ
ド上のクラックを最終パッシベーション膜にて被膜して
いるので、特性テストおよびヒユーズ溶断による欠陥救
済を好適に行ない得るのはもとより、最終的に形成され
る半導体装置のヒユーズや電極パッドのクラックへの水
分の没入を防止して耐湿性を始めとする装置全体の信頼
性を同上できる。
（２）　溶断し或いは溶断していないヒユーズを最終的
には最終パッシベーション膜にて被膜しているので、ヒ
ーーズが露呈されている従来半導体装置に較べて水分の
浸入を確実に防止でき、水分によるリークや損傷を防止
してヒユーズの耐湿性を同上できる。
（３）テスト時にプローブが当接されて生じ１こ電極パ
ッドのクラックを最終的には最終パッシベーション膜に
て被膜しているので、クラックを通して下層に浸入しよ
うとする水分を妨げてリークや腐蝕を防止し、或いはエ
ッグーンダ液の浸入を防止して下層のエツチングを防止
することができ、電極パッド部位の４８ｈｉ性を同上で
きる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で細々変更可
能であることはいう゛までもない。たとえば、ヒユーズ
は、溶断によるタイプではなく不純物を拡散して抵抗を
看しく小さくするタイプのヒユーズであってもよい。ヒ
ユーズや電極パッドの形状や各開口の形状は適宜変更で
きる。絶縁膜の材質やエヅチング方法も種々のものが利
用できる。第１および第２の最終バッジベージロン膜と
しては例示し１こ材料が好ましい。しかし、他の材質の
膜、他の形成方法による膜を使用することは可能である
。第１の最終パッシベーション膜は２１台構造でなくと
もよく、一層の膜からなっていてもよい。ヒユーズ上の
第２導体層および種々の絶縁膜のエツチングによる除去
の工程および形状は適宜変更できる。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＲＡ　Ｍ　Ｋ　適
用した場合について説明したが、それに限定されるもの
ではなく、たとえばスタチックランダムアクセスメモリ
やその他の論理回路のようにテストを行なった上で欠陥
救済を行なうタイプの半導体装置の全てに適用すること
ができる。
【図面の簡単な説明】
第１図（Ａ）〜（Ｉ）は本発明方法を製造工程順に説明
するための断面図、 第２図（Ａ）、　（Ｂ）は電極バ・・ドの製造工程を説
明するための平面図、 第３図はヒユーズにおける開口を説明するための平面図
、 第４図（Ａ）、　（Ｂ）は電極パッドの変形例の製造工
程を説明する１こめの平面図である。 １・・・半導体基板、２・・・フィー、ルド絶縁膜、３
・・・ゲート絶縁膜、４・・・ヒユーズ、５・・・キャ
パシタ電輪、９・・・ゲート電極、１０・・・第２ポリ
シリコン。 １３・・・ソース・ドレイン領域、１５・・・ＰＳＧ膜
、１６・・・コンタクトホール、１７・・・開口、１８
・・・第３導電層（１９・１１配ｍ膜＞　、　２０．２
ＯＡ、　２０Ｂ・・・電極パッド、２１・・・開口、２
２・・・第１のパッシベーション膜、２４・・・開口、
２５・・・プローブ、２６・・・クラック、２７・・・
第２の最終パッシベーション膜、２８・・・開口、３０
．３１・・・電価バッド、３２・・・開口、３３・・・
ファイナルパッシベーション、３４・・・開口、３５・
・・クラック。 第　１　図 （１） 第　２　図 第　３　図 第　４　図 と４ン　（Ｂ）

Claims (1)

  1. 【特許請求の範囲】 １、絶縁膜専の被膜の一部に開口を形成した状態で特性
    のテストを行なった後、前記開口をパッシベーション膜
    で被膜しかつ必要部位のパッシベーション膜を開口した
    ことを特徴とする半導体装置の製造方法。 ２、ヒユーズおよびｉｌ！極バッド上の被膜に開口を形
    成した状態で前記電極パッドを利用して特性テストを行
    ない、かつ必要に応じてヒユーズの溶断を行なった後に
    パッシベーション膜を形成し、更に前記電極パッド部位
    のパッシベーション膜を開口してなる特許請求の範囲第
    １項記載の半導体装置の製造方法。 ３、電極パッドはテスト時のプローブ接触部位をパッシ
    ベーション膜で被膜状態とし、このプローブ接触部位以
    外のパッシベーション膜を開口してなる特許請求の範囲
    第２項記載の半導体装置の製造方法。 ４、冗長回路としてのヒユーズを有する半導体装置にお
    いて、溶断し或いは溶断していないヒユーズをパッシベ
    ーション膜で被膜したことを特徴とする半導体装置。 ５、ポリシリコンにて形成したヒユーズ上の絶縁膜に開
    口を設けてヒユーズ溶断箇所を形成しかつ少なくともこ
    の開口をパッシベーション膜にて被膜してなる特許請求
    の範囲第４項記載の半導体装置。 ６、電極バ・ドのプローブ接触部位をバッシベー′ジョ
    ン膜にて被膜したことを特徴とする半導体装ａ０ ７、電極パッドは通常のパッド面積よりも大きく形成さ
    れ、テスト時のプローブ接触部位をパッシベーション膜
    にて被膜し、その他の部分をパッシベーション開口で露
    呈して電極部としてなる特許請求の範囲第６項記載の半
    導体装置。 ８、電極パッドは互に導通された２個のパッドからなり
    、一方のパッドにはテスト時のプローブな接触させた上
    でこれをパッシベーション膜で被膜し、他方のパッド上
    のパッシベーション膜に開口を形成してこれを電極部と
    してなる特許請求の範囲第６項記載の半導体装置。
JP58172990A 1983-09-21 1983-09-21 半導体装置の製造方法 Granted JPS6065545A (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6284521A (ja) * 1985-10-07 1987-04-18 Nec Corp 半導体装置の製造方法
JPS6355955A (ja) * 1986-08-26 1988-03-10 Nec Corp 半導体装置
US5612238A (en) * 1993-12-28 1997-03-18 Nippon Steel Corporation Method of manufacturing first and second memory cell arrays with a capacitor and a nonvolatile memory cell
US5808943A (en) * 1993-12-28 1998-09-15 Nippon Steel Corporation Semiconductor memory and method of manufacturing the same
US5879966A (en) * 1994-09-06 1999-03-09 Taiwan Semiconductor Manufacturing Company Ltd. Method of making an integrated circuit having an opening for a fuse
JP2006185984A (ja) * 2004-12-27 2006-07-13 Fujikura Ltd 半導体装置およびその製造方法
JP2013084908A (ja) * 2011-09-30 2013-05-09 Seiko Instruments Inc 半導体装置

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2569054B1 (fr) * 1984-08-10 1986-11-28 Eurotechnique Sa Dispositif de neutralisation de l'acces a une zone a proteger d'un circuit integre
US4761386A (en) * 1984-10-22 1988-08-02 National Semiconductor Corporation Method of fabricating conductive non-metallic self-passivating non-corrodable IC bonding pads
US4924287A (en) * 1985-01-20 1990-05-08 Avner Pdahtzur Personalizable CMOS gate array device and technique
FR2577338B1 (fr) * 1985-02-12 1987-03-06 Eurotechnique Sa Procede de fabrication d'une memoire dynamique en circuit integre et memoire obtenue par ce procede
JPH0628290B2 (ja) * 1985-10-09 1994-04-13 三菱電機株式会社 回路用ヒューズを備えた半導体装置
JPH0789569B2 (ja) * 1986-03-26 1995-09-27 株式会社日立製作所 半導体集積回路装置及びその製造方法
US4824801A (en) * 1986-09-09 1989-04-25 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing aluminum bonding pad with PSG coating
US5329152A (en) * 1986-11-26 1994-07-12 Quick Technologies Ltd. Ablative etch resistant coating for laser personalization of integrated circuits
US4792835A (en) * 1986-12-05 1988-12-20 Texas Instruments Incorporated MOS programmable memories using a metal fuse link and process for making the same
IL82113A (en) * 1987-04-05 1992-08-18 Zvi Orbach Fabrication of customized integrated circuits
US4872140A (en) * 1987-05-19 1989-10-03 Gazelle Microcircuits, Inc. Laser programmable memory array
US5017510A (en) * 1987-06-01 1991-05-21 Texas Instruments Incorporated Method of making a scalable fuse link element
US4862243A (en) * 1987-06-01 1989-08-29 Texas Instruments Incorporated Scalable fuse link element
US5065222A (en) * 1987-11-11 1991-11-12 Seiko Instruments Inc. Semiconductor device having two-layered passivation film
JPH01278065A (ja) * 1988-04-28 1989-11-08 Hitachi Ltd 半導体記憶装置
US5252844A (en) * 1988-11-17 1993-10-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a redundant circuit and method of manufacturing thereof
US4954453A (en) * 1989-02-24 1990-09-04 At&T Bell Laboratories Method of producing an article comprising a multichip assembly
US5025300A (en) * 1989-06-30 1991-06-18 At&T Bell Laboratories Integrated circuits having improved fusible links
US4933297A (en) * 1989-10-12 1990-06-12 At&T Bell Laboratories Method for etching windows having different depths
US4935376A (en) * 1989-10-12 1990-06-19 At&T Bell Laboratories Making silicide gate level runners
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5780323A (en) * 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5404029A (en) * 1990-04-12 1995-04-04 Actel Corporation Electrically programmable antifuse element
JP2579235B2 (ja) * 1990-05-01 1997-02-05 三菱電機株式会社 半導体装置およびその製造方法
US5241212A (en) * 1990-05-01 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a redundant circuit portion and a manufacturing method of the same
US5780918A (en) * 1990-05-22 1998-07-14 Seiko Epson Corporation Semiconductor integrated circuit device having a programmable adjusting element in the form of a fuse mounted on a margin of the device and a method of manufacturing the same
US5094984A (en) * 1990-10-12 1992-03-10 Hewlett-Packard Company Suppression of water vapor absorption in glass encapsulation
US5386623A (en) * 1990-11-15 1995-02-07 Hitachi, Ltd. Process for manufacturing a multi-chip module
DE69219165T2 (de) * 1991-01-11 1997-08-07 Texas Instruments Inc Prüf- und Einbrennsystem für einen Wafer und Methode für deren Herstellung
US5408131A (en) * 1992-04-20 1995-04-18 Motorola, Inc. Circuit identifier for use with focused ion beam equipment
EP0696056B1 (en) * 1994-07-29 2000-01-19 STMicroelectronics, Inc. Method of testing and repairing an integrated circuit structure and forming a passivation structure
US5550399A (en) * 1994-11-03 1996-08-27 Kabushiki Kaisha Toshiba Integrated circuit with windowed fuse element and contact pad
JPH08222710A (ja) * 1995-02-17 1996-08-30 Mitsubishi Electric Corp 半導体装置
US5747868A (en) * 1995-06-26 1998-05-05 Alliance Semiconductor Corporation Laser fusible link structure for semiconductor devices
JPH0951038A (ja) * 1995-08-07 1997-02-18 Matsushita Electron Corp 半導体装置およびその製造方法
EP0762498A3 (en) * 1995-08-28 1998-06-24 International Business Machines Corporation Fuse window with controlled fuse oxide thickness
US5538924A (en) * 1995-09-05 1996-07-23 Vanguard International Semiconductor Co. Method of forming a moisture guard ring for integrated circuit applications
US6337507B1 (en) * 1995-09-29 2002-01-08 Intel Corporation Silicide agglomeration fuse device with notches to enhance programmability
JPH09153552A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6004834A (en) * 1995-11-29 1999-12-21 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having a fuse
JP3402029B2 (ja) * 1995-11-30 2003-04-28 三菱電機株式会社 半導体装置の製造方法
US5736433A (en) * 1996-05-22 1998-04-07 Sgs-Thomson Microelectronics, Inc. Double mask hermetic passivation method providing enhanced resistance to moisture
US5821160A (en) * 1996-06-06 1998-10-13 Motorola, Inc. Method for forming a laser alterable fuse area of a memory cell using an etch stop layer
US5702956A (en) * 1996-08-26 1997-12-30 Taiwan Semiconductor Manufactoring, Company Ltd Test site and a method of monitoring via etch depths for semiconductor devices
JPH10116834A (ja) * 1996-10-11 1998-05-06 Toshiba Corp 半導体装置の製造方法
US6054340A (en) * 1997-06-06 2000-04-25 Motorola, Inc. Method for forming a cavity capable of accessing deep fuse structures and device containing the same
JP4255142B2 (ja) * 1998-02-05 2009-04-15 株式会社ルネサステクノロジ 半導体装置
US6677226B1 (en) 1998-05-11 2004-01-13 Motorola, Inc. Method for forming an integrated circuit having a bonding pad and a fuse
US6100116A (en) * 1998-06-18 2000-08-08 Taiwan Semiconductor Manufacturing Company Method to form a protected metal fuse
US6037648A (en) * 1998-06-26 2000-03-14 International Business Machines Corporation Semiconductor structure including a conductive fuse and process for fabrication thereof
US6486526B1 (en) * 1999-01-04 2002-11-26 International Business Machines Corporation Crack stop between neighboring fuses for protection from fuse blow damage
US6235557B1 (en) 1999-04-28 2001-05-22 Philips Semiconductors, Inc. Programmable fuse and method therefor
US6319758B1 (en) * 1999-06-10 2001-11-20 Taiwan Semiconductor Manufacturing Company Redundancy structure in self-aligned contact process
US6306746B1 (en) * 1999-12-30 2001-10-23 Koninklijke Philips Electronics Backend process for fuse link opening
TW437030B (en) * 2000-02-03 2001-05-28 Taiwan Semiconductor Mfg Bonding pad structure and method for making the same
US6838367B1 (en) * 2000-08-24 2005-01-04 Micron Technology, Inc. Method for simultaneous formation of fuse and capacitor plate and resulting structure
US6479308B1 (en) * 2001-12-27 2002-11-12 Formfactor, Inc. Semiconductor fuse covering
US7535078B2 (en) * 2002-02-14 2009-05-19 Freescale Semiconductor, Inc. Semiconductor device having a fuse and method of forming thereof
US6509582B1 (en) * 2002-03-27 2003-01-21 Fairchild Semiconductor Corporation Semiconductor pad construction enabling pre-bump probing by planarizing the post-sort pad surface
US6964906B2 (en) * 2002-07-02 2005-11-15 International Business Machines Corporation Programmable element with selectively conductive dopant and method for programming same
JP2008071991A (ja) * 2006-09-15 2008-03-27 Ricoh Co Ltd 半導体装置及びその製造方法
JP5150149B2 (ja) * 2007-07-03 2013-02-20 シャープ株式会社 窒化物半導体発光素子および窒化物半導体発光素子の製造方法
JP5521422B2 (ja) * 2009-07-22 2014-06-11 株式会社リコー 半導体装置
US12436202B2 (en) * 2021-03-30 2025-10-07 Rosemount Aerospace Inc. Predicting failure and/or estimating remaining useful life of an air-data-probe heater

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56146268A (en) * 1980-04-15 1981-11-13 Fujitsu Ltd Manufacture of semiconductor memory unit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3585712A (en) * 1968-12-12 1971-06-22 Trw Semiconductors Inc Selection and interconnection of devices of a multidevice wafer
US3702025A (en) * 1969-05-12 1972-11-07 Honeywell Inc Discretionary interconnection process
BE794202A (fr) * 1972-01-19 1973-05-16 Intel Corp Liaison fusible pour circuit integre sur substrat semi-conducteur pour memoires
JPS5847596Y2 (ja) * 1979-09-05 1983-10-29 富士通株式会社 半導体装置
JPS57143839A (en) * 1981-02-28 1982-09-06 Toshiba Corp Probing needle of semiconductor wafer
JPS5923530A (ja) * 1982-07-30 1984-02-07 Hitachi Ltd 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56146268A (en) * 1980-04-15 1981-11-13 Fujitsu Ltd Manufacture of semiconductor memory unit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6284521A (ja) * 1985-10-07 1987-04-18 Nec Corp 半導体装置の製造方法
JPS6355955A (ja) * 1986-08-26 1988-03-10 Nec Corp 半導体装置
US5612238A (en) * 1993-12-28 1997-03-18 Nippon Steel Corporation Method of manufacturing first and second memory cell arrays with a capacitor and a nonvolatile memory cell
US5808943A (en) * 1993-12-28 1998-09-15 Nippon Steel Corporation Semiconductor memory and method of manufacturing the same
US5879966A (en) * 1994-09-06 1999-03-09 Taiwan Semiconductor Manufacturing Company Ltd. Method of making an integrated circuit having an opening for a fuse
JP2006185984A (ja) * 2004-12-27 2006-07-13 Fujikura Ltd 半導体装置およびその製造方法
JP2013084908A (ja) * 2011-09-30 2013-05-09 Seiko Instruments Inc 半導体装置

Also Published As

Publication number Publication date
JPH0479138B2 (ja) 1992-12-15
US4628590A (en) 1986-12-16

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