JPH01280351A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体記憶装置、特にキャパシタと１つの
ＭＯ５型トランジスタからなり、キャパシタは、半導体
基板の、内壁が絶縁膜で覆われた溝内に形成されるＤＲ
ＡＭセルの製造方法に関するものである。

（従来の技術） 上記のようなりＲＡＭセルの従来の製造方法を第４図を
参照して説明する。

まずＰ型シリコン基板１の表面にＬＯＣＯ３法により選
択的に４５００〜６０００人厚のフィールド酸化膜２を
形成した後、アクティブ領域の基板１表面に３００人厚
程度の熱酸化膜３を形成し、この熱酸化膜３を通してＡ
ｓイオンを基板１に選択的に打込むことにより、基板ア
クティブ領域に選択的にＮ型板１１に層４を形成する。

その後、基板１上の全面にＬＰＣＶＤ法により３００〜
１０００人ｊＶに窒化膜５を成長させ、さらにＡＰＣＶ
Ｄ法で５０００〜１００００人厚に酸化膜６を成長させ
る。（第４図（ａ）） 次に、ホトリソグラフィと異方性エツチングにより酸化
膜６．３．２と窒化膜５に開口部７を形成する。そして
、酸化膜６をマスクとして、開口部７を通して基板１を
異方性エツチングすることにより、基板アクティブ領域
の一方側に＞Ｂ　ａを形成する。この溝形成があっても
、Ｎ型拡散Ｎ４は、溝８と隣接してアクティブ領域に所
定長さに残る。

（第４図（ｂ）） 次に、溝８内の洗浄のためのエツチングをＨＦ／ＨＮＯ
３混合液によって行った後、ＨＦ水ン容ン夜によって酸
化膜６を除去し、露出した窒化１摸５をマスクとして熱
酸化を行うことにより、溝８の内壁に絶縁膜として１５
００〜３０００人厚の熱酸化膜９を形成する（第４図（
Ｃ））。その後、熱リン酸により窒化膜５を除去する。

次に、アクティブ令頁域の基板１表面の酸化膜３に、ホ
トリソとエツチングにより、Ｎ型拡散層４上の一部にて
コンタクトホール１０を開口する（第４図（ｄ））。

その後、熱酸化膜９（絶縁膜）で覆われたａ８内を含む
基板１上の全面に第１の導電性薄膜として膜厚１０００
〜２０００人のポリシリコン膜１１をＬＰＣＶＤ法で成
長させ、これに気相拡散によりＰＯＣｊ！ｔ　（４〜６
　Ｘ　１０”ｃＩｌｌ−’）を拡散させる。

この時、コンタクトホール１０部分においては、ポリシ
リコン膜１１を通してリンが基板１に拡散し、前記Ｎ型
拡散層４に組合わされる形でＮ型層１２が形成される。

そして、このｐｏｃ　ｚ　、拡散後、ホトリソとエツチ
ングによりポリシリコン膜１１をパターニングすること
により、一端が前記コンタクドール１０を通してＮ型層
１２およびＮ型拡散層４に接続された形でポリシリコン
膜１１を溝８内に残し、キャパシタの蓄積電極を形成す
る。

（第４図（ｅ）） 次に、ポリシリコン膜１１（ｉ積電極）の表面を含む全
面に誘電体膜１３を成長させた後、その上に第２の導電
性薄膜としてポリシリコンｙＡ１４を成長させ、これに
ＰＯＣｌ　３の気相拡散を行う。

次いで、埋込み材１５を７０００〜１００００人成長さ
せ、これをエッチバックすることで、該埋込み材１５で
残りの溝内を埋め、平坦化を図る。

その後、前記ポリシリコン膜１４と誘電体膜１３さらに
は酸化膜３をパターニングすることにより、ポリシリコ
ン膜１４と誘電体膜１３を、溝部を含むキャパシタ形成
Ｈ域にのみ残し、キャパシタのセルプレートと誘電体膜
とし、かつ酸化膜３を不要部分から除去する。（第４図
（ｆ））しかる後、ポリシリコン膜１４　（セルプレー
ト）と埋込み材１５上を眉間絶縁膜１６で覆い、かつ前
記酸化膜３の除去により基板１表面が露出したアクティ
ブ領域他方側の領域にゲート酸化膜１７゜ゲート電極１
Ｂ、一対のＮ型拡散層１９を形成することによりトラン
スファゲートＭＯＳ型トランジスタ２０を形成する。そ
の後、全面に中間絶縁膜２１を形成し、コンタクトホー
ル２２を開け、このコンタクトホール２２を通してＭＯ
Ｓ型トランジスタ２０の一方のＮ型拡散層１９に接続さ
れるビット線２３を形成し、最後に表面を保護膜２４で
覆うことでＤＲＡＭセルが完成する。（第４図（ｇ）） なお、ＭＯＳ型トランジスタ２０のキャパシタ側の他方
のＮ型拡散層１９はＮ型拡散層４と接続されて形成され
る。これにより、キャパシタの蓄積電極（ポリシリコン
膜１１）はＮ型層１２およびＮ型板散ＪＷ４（コンタク
ト拡散層）を通してＭＯＳ型トランジスタ２０の他方の
拡散Ｊｉｉ１９に接続される。また、ＭＯＳ型トランジ
スタ２０のゲート電極１８形成時、それを延長してワー
ド線２５　（図示部分は隣接セルのワード線）が形成さ
れる。

（発明が解決しようとするａ！題） しかるに、以上のような従来のＤＲＡＭセルの製造方法
では、単に１層ずつの蓄積１を極とセルプレー１−を誘
電体膜を挟んで重ねるだけでキャパシタを形成している
ため、該キャパシタの容量が充分に（°）られず、ソフ
トエラーに弱いセルしか得られない欠点があった。また
、第４図［ｇ＋に示すように、溝部とコンタクトホール
１０間にマスク合わせ余裕として距離ΔＬ、を必要とし
、かつポリシリコン膜１１．１４の端部間にマスク合わ
せ余裕として距離ΔＬｘを必要とするため、セル面積が
増大する欠点があった。

この発明は、以上述べたキャパシタの容量がソフトエラ
ー耐性上充分でないと言う欠点とセル面積が増大すると
いう欠点を排除し、容量が大きくソフトエラーに強く、
かつセル面積の小さいＤＲＡＭセルを得ることのできる
半導体記憶装置の製造方法を提供することを目的とする
。

（課題を解決するための手段） この発明では、半導体基板に形成された、内壁が絶縁膜
で覆われた溝内に第１の導電性薄膜で第１のセルプレー
ト）、誘電体膜（第１の誘電体膜）第２の導電性薄膜（
蓄積電極）、誘電体膜（第２の誘電体膜）、第３の導電
性薄膜（第２のセルプレート）を重ねてキャパシタを形
成する。また、酸化膜の厚さの違いを利用して溝の直ぐ
横でアクティブ領域基板表面から酸化膜を除去し、コン
タクト拡散層の表面が露出したコンタクト部を形成する
。さらに、第２．第３の導電性薄膜とその間の誘電体膜
は同一マスクを使用して順次パターニングし、溝内と前
記コンタクト部を含む所定領域に残す。

（作　用） 上記のような方法によれば、蓄積電極を誘電体膜を介し
て両側から一対のセルプレートで挟み込む構造でキャパ
シタが形成され、容ｌは、従来のキャパシタより倍近く
増大する。また、溝の直ぐ横でコンタクト拡散層の表面
が露出することで、蓄積電極（第２の導電性薄膜）とコ
ンタクト拡散層間のコンタクトは溝の直ぐ横で実現し、
従来のΔＬ１に相当する部分は不要となり、かつ同一マ
スクを使用してのパターニングにより第２のセルプレー
ト（第３の導電性薄膜）は蓄積電掻上に端部が揃って形
成され、従来のΔＬ２に相当する部分も不要となる。

（実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図ｔａ＋〜＋ｈｌはこの発明の一実施例の工程断面図
である。

まず、Ｐ型シリコン基板３１の表面上が、該表面に選択
的に形成された４５００〜６０００Ａ厚のフィールド酸
化膜３２によりアクティブ領域とフィールド領域に分離
され、アクティブ領域一方側の基板部には溝３３が形成
され、この溝３３の内壁が１５００〜３０００人の熱酸
化膜３４　（絶縁膜）で覆われ、さらに溝以外のアクテ
ィブＳＪＴ　Ｍ（以下トランジスタ形成領域という）の
基板表面が３０１）人厚程度の熱酸化膜３５で覆われた
構造を製造する（第１図（ａ））。この構造は、Ｎ型拡
散層がないこと以外従来の第４図（Ｃ）の構造と同一で
あり、従来と同様にして製造される。

次に、酸化膜３２．３４との厚さの違いを利用してトラ
ンジスタ形成領域の基板表面の熱酸化膜３５をエッチバ
ックにより除去し、トランジスタ形成領域の基板表面を
露出させた後、熱酸化膜３４で内壁が覆われた溝３３内
を含む全面に第１の導電性薄膜として、高濃度にＮ型不
純物を含む第１のポリシリコン膜３６を１０００〜１５
００人Ｉ戊長させ、その表面に誘電体膜３７例えば窒化
膜を３００〜５００人成長させる（第１図〜））。

次に、フィールド領域上の必要部分およびトランジスタ
形成領域と反対側の溝部分を覆うようにレジストパター
ン３８を通常のりソグラフィ技術により形成した（第１
図（Ｃ））後、このレジストパターン３８をマスクとし
て誘電体膜３７および第１のポリシリコン膜３６を異方
性エツチングでパターニングすることにより、第１のポ
リシリコン膜３６および誘電体膜３７を溝部およびフィ
ールド埴土の所定部分にのみキャパシタの第１のセルプ
レートおよび第１の誘電体膜として残し、トランジスタ
形成領域の基板３１上からはすべて誘電体膜３７と第１
のポリシリコン膜３６が除去された構造とする（第１図
（ｄ））。この時、レジストパターン３８が、溝部の半
分において、第１図ｆｆ１のように溝底部まで完全に覆
っていない場合は、清３３底部の誘電体膜３７および第
１のポリシリコン膜３６も第１図（，１１のようにエツ
チングされる。

すると、図では、第１のポリシリコン膜３６が左右に２
つに分離されたように見えるが、この第１のポリシリコ
ン膜３６は溝側壁部分の第１のポリシリコン膜を通して
すべてが接続されている。なお、第１図ｆｆ１に示すよ
うに、溝３３内においては溝３３の深さの半分まで決ら
れているようにレジストパターン３８を形成すれば、第
２図（ｂｌに示すように溝３３底部における誘電体膜３
７と第１のポリシリコン膜３６のエツチングは防止され
る。

次に、レジストパターン３８を除去した後、８５０℃な
いし９００℃のウェット酸素雰囲気中で酸化処理を施す
。この酸化処理により、溝開口部における第１のポリシ
リコン膜３６の露出端部や、溝底部におけるエツチング
部分の第１のポリシリコン膜３６の露出端部など、第１
のポリシリコン膜３６の露出部分に、５００〜７５０人
厚（または幅）の酸化膜３９が形成される。同時に、シ
ングルＳＩであるトランジスタ形成領域のシリコン基板
３１露出表面には、酸化レートの違いにより、１００〜
１５０人厚の酸化膜４０が形成される。（第１図（ｅ）
） 次に、ｉｌ＄３３とトランジスタ形成領域の互いに隣接
する部分を露出させ、その他の部分を覆うようにレジス
トパターン４１を形成した後、このレジストパターン４
１をマスクとしてＮ型不純物を高濃度にイオン注入する
ことにより、トランジスタ形成領域に、溝３３の直ぐ横
でＮ゛のコンタクト拡散層４２を形成する（第２図（ｅ
））。この時、第１図ｆｆ１のようなレジストパターン
３８を形成して同第２図の山）に示すように溝３３の底
部のすべてに第１のポリシリコン膜３６が残存している
場合は、第３図（Ｃ）に示すようにａ３３内においては
深さの半分まで決られたようなレジストパターン４１と
して、そのレジストパターン４１の溝内の残りの部分で
溝底部の第１のポリシリコン膜３６をすべて完全に覆っ
てその部分に、コンタクト拡散層形成用のＮ型不純物が
イオン注入されないようにする必要がある。

しかる後、レジストパターン４１をマスクとして酸化膜
の異方性エツチングを行うことにより、酸化［３９との
厚さの違いを利用して酸化膜４０のみを除去し、コンタ
クト拡散層４２の表面が露出したコンタクト部４３を溝
３３の直ぐ横で形成する（第１図ｆｆ１）。

しかる後、溝３３内を含む全面に第２の導電性薄膜とし
て、Ｎ型不純物を高濃度に含む第２のポリシリコン膜４
４を１０００〜１５００人成長させ、その表面に窒化膜
からなる誘電体膜４５を３００〜５００人成長させる。

その後、誘電体膜４５と第２のポリシリコン膜４４を隣
接するセル間で分離した後、８５０℃〜９００℃のウェ
ット酸素雰囲気中で酸化を行うことにより、前記分離に
より露出した第２のポリシリコン膜４４の端部に８００
〜９００人幅の酸化膜４６を形成する（第１図（ｆ））
。

次に、？１ｔ３３内を含む全面に第３の導電性薄膜とし
て、Ｎ型不純物を高濃度に含む第３のポリシリコン膜４
７を１０００〜１５００人成長させる。

さらにその上に、溝３３の残りの部分を埋めるようにし
て酸化膜４８をＬＰＣＶＤ法により２０００〜２５００
人厚に成長させる。さらにこの酸化膜４８上に公知のり
ソグラフィ技術によりレジストパターン４９を形成する
。そして、このレジストパターン４９を共通マスクとし
て酸化膜４８．第３のポリシリコン膜４７．誘電体１漠
４５　、第２のポリシリコン膜４４を順次異方性エツチ
ング技術でエツチングしパターニングし、さらにトラン
ジスタ形成領域の基板表面の酸化膜４０をエツチングし
除去する（第１図（ａ）、これにより、第２のポリシリ
コン膜４４と誘電体膜４５ならびに第３のポリシリコン
膜４７は、溝部とコンタクト部４３を含むキャパシタ形
成領域にのみ残り、第１のセルプレート（第１のポリシ
リコン膜３６）表面の第１の誘電体膜（誘電体膜３７）
に重なってキャパシタの蓄積電極、第２の誘電体膜、第
２のセルプレートを形成する。また、蓄積電極（第２の
ポリシリコンＭＱ４４）は、溝３３の直ぐ横のコンタク
ト部４３で端部がコンタクト拡散層４２に接続される状
態となる。

しかる後、酸化１模４０の除去により基板３１表面が露
出した、コンタクト拡散層４２隣りのトランジスタ形成
領域部にゲート酸化膜５０．ゲート電極５１．　ソース
・ドレーンの一対のＮ型拡散層５２（一方は前記コンタ
クト拡散Ｎ４２と接続される）を形成してトランスファ
ゲートＭＯＳ型トランジスタ５３を形成する。この時同
時にゲート電極５１を延長してワード線５４　（図示部
分は隣接セルのワード線）が形成される。その後、全表
面に第１．第２の中間！ｆＩ縁膜５５，５６を形成し、
コンタクトホール５７を開け、このコンタクトホール５
７を通して他方のＮ型拡散層５２に接続されるビット線
５８を形成し、ｊ！後に表面を保護膜５９で覆うことで
ＤＲＡＭセルが完成する。（第１図（ｈ）） このようにして完成したＤＲＡＭセルの等価回路図を第
３図に示す。

（発明の効果） 以上詳述したように、この発明の製造方法によれば、半
導体基板の、内壁が絶縁膜で覆われた溝内に、蓄積電極
を、誘電体膜を介在させて両側から一対のセルプレート
で挟み込む構造でキャパシタを形成するようにしたから
、キャパシタの容量を従来のキャパシタより倍近く増大
させることができ、ソフトエラーに対して強いＤＲＡＭ
セルを得ることができる。また、酸化膜の厚さの違いを
利用して溝の直ぐ横で基板表面から酸化膜を除去しコン
タクト拡散層の表面を露出させることにより、該コンタ
クト拡散層と蓄積電極のコンタクトを溝の直ぐ横で実現
でき、従来のΔＬ、に相当する部分を無くすことができ
る。さらに、第３．第２の導電性薄膜およびその間の誘
電体膜を同一マスクを使用して順次パターニングするこ
とにより、第２のセルプレート（第３の導電性薄膜）を
蓄積電極（第２の導電性薄膜）上に端部を揃えて形成す
ることができ、従来のΔＬ！に相当する部分を無くずこ
とができる。そして、ΔＬ１とΔＬ２を無くすことによ
り、この発明の製造方法によればセル面積を縮小するこ
とができ、高密度化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図はこの発明の製造方法の一
部の変形例を示す工程断面図、第３図はこの発明の一実
施例により完成したＤＲＡ？Ｉセルの等価回路図、第４
図は従来のＤＲＡＭセルの製造方法を示す工程断面図で
ある。 ３１・・・Ｐ型シリコン基板二３２・・・フィールド酸
化膜、３３・・・溝、３４・・・熱酸化膜、３６・・・
第１のポリシリコン膜、３７・・・誘電体膜、３９・・
・酸化膜、４０・・・酸化膜、４２・・・コンタクト拡
散層、４３・・・コンタクト部、４４・・・第２のポリ
シリコン膜、４５・・・誘電体膜、４７・・・第３のポ
リシリコン膜、４９・・・レジストパターン、５２・・
・Ｎ型拡散層、５３・・・トランスフアゲ゛−ＦＭＯＳ
型トランジスタ。 （ノ　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　−ノロ　　　　　　　へ　　　　
　　− 泊　　　　　　肖　　　　　　リ 本発明製造方法の一実施倒 第１図 ５３＝トランスフアゲ一トＭＯ５型 トランジスタ 本発明１こよるＤＲＡＭセルの等価回路図第３図 従来の製造方法 第４図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板の表面に選択的にフィールド酸化膜を
   形成して基板上をアクティブ領域とフィールド領域に分
   離した後、アクティブ領域の基板部に選択的に溝が形成
   され、その内壁が絶縁膜で覆われ、さらに溝以外のアク
   ティブ領域基板表面が露出した構造を得る工程と、 （ｂ）その後、溝内を含む全面に第１の導電性薄膜を形
   成し、その表面に誘電体膜を形成する工程と、（ｃ）そ
   の導電体膜と第１の導電性薄膜をパターニングすること
   により、これらを溝部を含む所定領域にキャパシタの第
   １の誘電体膜および第１のセルプレートとして残し、溝
   以外のアクティブ領域基板表面からはそれらがすべて除
   去された状態とする工程と、 （ｄ）そのパターニングにより露出した第１の導電性薄
   膜の端部に酸化膜を形成する工程と、 （ｅ）その後、溝の直ぐ横にてアクティブ領域の基板部
   にコンタクト拡散層を形成する工程と、（ｆ）その後、
   前記酸化膜形成工程において同時に溝以外のアクティブ
   領域基板表面に形成された酸化膜を、第１の導電性薄膜
   端部の酸化膜との厚さの違いを利用して溝の直ぐ横で除
   去することにより、溝の直ぐ横でコンタクト拡散層の表
   面が露出したコンタクト部を形成する工程と、 （ｇ）その後、溝内を含む全面に第２の導電性薄膜を形
   成し、その表面に誘電体膜を成長させ、さらにその上に
   第３の導電性薄膜を形成する工程と、（ｈ）これら第３
   の導電性薄膜、誘電体膜、第２の導電性薄膜を同一マス
   クを使用して順次パターニングすることにより、これら
   を溝部と前記コンタクト部上を含む所定領域にキャパシ
   タの第２のセルプレート、第２の誘電体膜および蓄積電
   極として残し、蓄積電極としての第２の導電性薄膜は端
   部がコンタクト拡散層に接続された状態とする工程と、 （ｉ）その後、基板アクティブ領域に、ソース・ドレー
   ン拡散層の一方を前記コンタクト拡散層に接続してトラ
   ンスファゲートＭＯＳ型トランジスタを形成する工程と
   を具備してなる半導体記憶装置の製造方法。