JPH0364964A

JPH0364964A - 半導体記憶装置の製造方法

Info

Publication number: JPH0364964A
Application number: JP1202179A
Authority: JP
Inventors: Toru Ozaki; 徹尾崎; Katsuhiko Hieda; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-03
Filing date: 1989-08-03
Publication date: 1991-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置の製造方法に係り、特にＤＲ
ＡＭ等におけるコンタクトの形成に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯ３型ＤＲＡＭの高集積化、大容量化が
急速に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。

このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、ＭＯＳキャパシタをメモリセ
ル領域上に積層し、該キャパシタの１電極と、半導体基
板上に形成されたスイッチングトランジスタの１電極と
を導通させるようにすることにより、実質的にＭＯＳキ
ャパシタの静電容量を増大させるようにした積層型メモ
リセルと呼ばれるメモリセル構造が提案されている。

この積層型メモリセルは、第２０図に示すように、ｐ型
のシリコン基板１０１内に形成された素子分離絶縁膜１
０２によって素子分離された１メモリセル領域内に、ｎ
型拡散層からなるソースおよびドレイン領域１０３と、
ソースおよびドレイン領域１０３間にゲート絶縁膜１０
４を介してゲート電極１０５とを形威しスイッチングト
ランジスタとしてのＭＯＳＦＥＴを構成すると共に、こ
の上層にＭＯＳＦＥＴのソース領域１０３にコンタクト
するようにＭＯＳＦＥＴのゲート電極１０５および隣接
メモリセルのＭＯＳＦＥＴのゲート電極（ワード線）上
に絶縁膜１０６　（ＣＶＤ法による酸化シリコン膜およ
びＢＰＳＧ膜）を介して形成された多結晶シリコン膜１
０７とシリサイド膜１０８とからなるビット線１０９と
、さらにこの上層に絶縁！１１１１０（ＣＶＤ法による
酸化シリコン膜１１０ａおよびＢＰＳＧ膜１１０ｂ）を
介して形成された第１のキャパシタ電極１１２と、第２
のキャパシタ電極１１３によってキャパシタ絶縁膜１１
４を挾みキャパシタを形成してなるものである。

この積層型メモリセルは、次のようにして形威される。

すなわち、この積層型メモリセルは、ｐ型のシリコン基
板１０１内に、ｎ型拡散層からなるソースおよびドレイ
ン領域１０３と、ソースおよびドレイン領域１０３間に
ゲート絶縁膜１０４を介してゲート電極１０５を形成し
スイッチングトランジスタとしてのＭＯＳＦＥＴを形成
する。

次いで、ゲート電極１０５のまわりを酸化シリコン膜１
０６ｓ、１０６ｔで被覆した後、さらに基板表面全体に
絶縁膜１０６としてＣＶＤ法による酸化シリコン膜およ
びＢＰＳＧ膜を形成し、熱処理による平坦化を行い、こ
の後ドレイン領域１０３へのコンタクトを行うためのビ
ット線コンタクトを形成し、多結晶シリコン膜１０７と
シリサイド膜１０８とからなるビット線１０９を形成す
る。

この後、基板表面全体に絶縁膜１１０としてＣＶＤ法に
よる酸化シリコン膜１１０ａおよびＢＰＳＧ膜１１０ｂ
を形成した後、熱処理による平坦化を行い、ストレージ
ノードコンタクト１１１を形威し、高濃度にドープされ
た多結晶シリコン層からなる第１のキャパシタ電極１１
２のパターンを形成する。

そして、この第１のキャパシタ電極１１２上に酸化シリ
コン膜からなるキャパシタ絶縁膜１１３および、多結晶
シリコン層を順次堆積しパターニングすることにより、
第２のキャパシタ電・極１１４と第１のキャパシタ電極
１１２とによってキャパシタ絶縁１１１１１１３を挾ん
だＭＯＳキャパシタが形成され、ＭＯＳＦＥＴとＭＯＳ
キャパシタとからなるメモリセルが得られる。

このような構成では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、ストレージノ
ード電極の段差を利用できることから、キャパシタ容量
をブレーナ構造の数倍乃至数十倍に高めることができる
。

従って、メモリセル面積を縮小しても蓄積電荷量の減少
を防止することができる。

さらにまた、ストレージ・ノード部の拡散層は、ストレ
ージノード電極（第１のキャパシタ電極１１１）下の拡
散層１０３のみとなり、α線により発生した電荷を収集
する拡散層の面積が極めて小さくソフトエラーに強い構
造となっている。

しかし、このようなセル構造では、以下にのべるような
欠点がある。

その１つは、平坦性の悪さおよびそれに起因する加工の
難しさである。

すなわち、電極数に注目してみると、電荷をストレージ
◆ノード電極１１２に蓄えるため、通常のシリコン基板
上に蓄える平面セルに比較して電極数が１層多くなる。

このため、上側の層になるほど、下地の平坦性が悪く、
フォトリソグラフィやエツチングにおける加工が難しく
なり、各電極のオープン不良やショート不良が多発する
という問題がある。

すなわち、ゲート電極、ビット線の段差により、層間絶
縁膜の上面と基板とのレベル差が大きくなり、ストレー
ジノード電極の被覆性が低下するのみならず、ストレー
ジノード電極やプレート電極の加工が困難となる。

さらにまた、リソグラフィの合わせずれを考慮して、ゲ
ート電極とビット線コンタクト、ゲート電極とストレー
ジ・ノードコンタクトとの間で余裕をとらなければなら
ず、高集積化に際しては問題が多い。

また、表面の平坦化のためにＢＰＳＧ膜を用いているた
め、ＢＰＳＧ膜から、多結晶シリコン膜１０８を介して
Ｐの拡散が生じ、分離能力が低下するという問題があっ
た。

また、コンタクトホールの形成、特にストレージノード
コンタクトの形成に際しては、エツチング深さが深いた
め、ＲＩＥに際し、エツチング時間も長く、膜厚の面内
不均一に起因するオーバエツチングによる基板のえぐれ
が大きい等、ＲＩＥダメージが大きいという問題がある
。

（発明が解決しようとする課題）このように、積層型メモリセル構造のＤＲＡＭにおいて
も、高集積化に伴う素子の微細化が進むにつれて、ゲー
ト電極とビット線コンタクトおよびストレージノードコ
ンタクトとの合わせ余裕をとらなければならないことが
、大きな障害となってきていた。

また、表面の平坦化に際し、ＢＰＳＧ膜を用いているた
め、このＢＰＳＧ膜からのＰの拡散が問題となっていた
。

さらに、ＲＩＥ法を用いたコンタクトの形成をおこなっ
ているため、基板へのダメージが大きいと言う問題があ
った。

本発明は、前記実情に鑑みてなされたもので、高集積化
が可能で、信頼性の高い積層型メモリセル構造のＤＲＡ
Ｍの製造方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、ＭＯＳＦＥＴを形成した後、コンタ
クト形成領域にレジストを形成し、この上層に絶縁膜を
堆積し、エッチバックを行うことにより、平坦化すると
共に、レジストを除去し、コンタクトを形成するように
している。

（作用）上記構成によれば、コンタクト形成領域にレジストを形
成し、この上層に絶縁膜を堆積し、エッチバックを行う
ようにしており、ゲート電極の側壁に対するＲＩＥダメ
ージがないため、ゲート電極に自己整合的にビット線コ
ンタクトおよびまたはストレージノードコンタクトを形
成することができ、微細化が可能となる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図（ａ）および第１図（ｂ）は、本発明実施例の方
法で形成された積層形メモリセル構造のＤＲＡＭのビッ
ト線方向に隣接する２ビット分を示す平面図、およびそ
のＡ−Ｂ断面図である。

このＤＲＡＭは、ｐ型シリコン基板１内に形成され素子
分離絶縁膜２で分離されたメモリセル領域内に、基板表
面にゲート絶縁１ｌＩ３を介して形成されたゲート電極
４とこの両側に形成されたソースおよびドレイン領域５
とからなるＭＯＳＦＥＴと、ストレージノード電極１３
とプレート電極１５とでキャパシタ絶縁膜１４を挾むこ
とによって形成されるキャパシタとを形成してなるもの
である。

このＤＲＡＭの特徴は、ビット線コンタクトおよびスト
レージノードコンタクトが、ＭＯＳＦＥＴのゲート電極
に自己整合的に形成されていることを特徴とするもので
ある。

そして、このストレージノード電極も、層間絶縁膜７内
に形成されたコンタクト内の埋め込み層９および１０を
介してＭＯＳＦＥＴのソース・ドレイン５に接続されて
いる。

他部については、通常の積層型メモリセル構造のＤＲＡ
Ｍと全く同様である。

すなわち、比抵抗５Ω・Ｃ厘程度のｐ型のシリコン基板
１内に形成された素子分離絶縁膜２によって分離された
活性化領域内に、ソース・ドレイン領域を構成するｎ型
拡散層５と、これらソース・ドレイン領域間にゲート絶
縁膜３を介してゲート電極４を形成し、ＭＯＳＦＥＴを
構成すると共に、こ、の上層に形成される層間絶縁膜７
内に形成された埋め込み層９．１０を介して、このｎ型
拡散層５にコンタクトするように、ビット線が形成され
ている。

また、眉間絶縁膜７内に形成された埋め込み層９．１０
を介してソース・ドレインの他方の側にコンタクトする
ストレージノード電極１６、キャパシタ絶縁膜１７、プ
レート電極１８が形成されている。

そしてゲート電極４はメモリアレイの一方向に連続的に
配列されてワード線を構成している。

次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。

第２図乃至第１８図は、このＤＲＡＭの製造工程を示す
図である。第４図乃至第６図において（ａ）および（ｂ
）はそれぞれ第４図（ｅ）に示す平面図におけるＡ−Ｂ
断面図およびＢ−Ｃ断面図に相当する。

まず、第２図に示すように、比抵抗５Ω・ｅｌ程度のｐ
型のシリコン基板１の表面に、通常の方法により素子分
離絶縁膜２を形成した後、熱酸化法により膜厚１０ｎｍ
の酸化シリコン層を形成した後、ＣＶＤ法により２００
ｎＩの多結晶シリコン層および絶縁膜を堆積し、フォト
リソ法および反応性イオンエツチング法によってこれら
をバターニングし、ゲート絶縁膜３およびゲート電極４
を形成すると共にゲート電極４の土壁を絶縁膜６ｔで覆
う。

そして、このゲート電極４をマスクとしてＡｓイオンを
イオン注入し、ｎ型拡散層５からなるソース・ドレイン
領域を形成し、スイッチングトランジスタとしてのＭＯ
ＳＦＥＴを形成する。この拡散層の深さは、例えば１５
０ｎＩ程度とする。この後、ＣＶＤ法により、例えば膜
厚１００■程度の窒化シリコン層からなる層間絶縁膜を
全面に堆積し、反応性イオンエツチング法により、全面
をエツチングし、ゲート電極４の側面に側壁絶縁１１６
Ｓとして自己整合的に残置せしめる。このようにしてソ
ース・ドレイン領域が露呈せしめられコンタクトＣ１，
Ｃ２が形成される。

さらに、第３図に示すように、レジストを塗布し、フォ
トリソ法により、このコンタクトＣ１゜Ｃ２内にレジス
トＲ１を残留せしめる。

そしてさらに、第４図（ａ）乃至第４図（Ｃ）に示すよ
うに、シリカを過飽和させた硅フッ化水素酸水溶液を用
いた液相成長法（ＬＰＤ）によりレジスト膜Ｒ１表面以
外の領域に酸化シリコン層７を堆積する。ここで、シリ
カを過飽和させた硅フッ化水素酸水溶液は、シリカを飽
和させた硅フッ化水素酸水溶液に硼酸（Ｈａ　Ｂｏ３）
水溶液などを添加することにより得られる。なお、ここ
で形成するＬＰＤ酸化膜７に代えてＳＯＧ膜を用いるよ
うにしても良い。

この後、第５図（ａ）および第５図（ｂ）に示すように
、表面を平坦化するためのエッチバック用レジストＲ２
を塗布する。

そして、第６図（ａ）および第６図（ｂ）に示すように
、反応性イオンエツチングによりエッチバックを行い、
表面を平坦化する。

この後、第７図に示すように、レジストＲ１を除去し、
コンタクトを形成する。

さらに、第８図に示すように、この上層に、ＣＶＤ法に
より、膜厚５０ｎｍ程度の多結晶シリコン９を堆積し、
ヒ素またはリンのイオン注入またはリン拡散等により、
ドーピングを行ったのち、反応性イオンエツチングによ
り、パターニングする。

続いて、第９図に示すように、さらにこの上層にシリサ
イド膜１０を堆積する。なお、これは多結晶シリコン膜
でも良い。

そして、第１０図に示すようにこのシリサイド膜１０お
よび多結晶シリコン９をエッチバックし、このコンタク
トＣ１，Ｃ２内にこれらが埋め込まれたような状態で表
面を平坦化する。なお、ここではこのシリサイド膜１０
および多結晶シリコン９はパッド電極を構成するが、ビ
ット線を直接加エするようにしても良い。

さらに、第１１図に示すように、ＣＶＤ法により酸化シ
リコン膜１１を堆積したのち、レジストパターンＲ２’
をマスクとしてフォトリソ法および反応性イオンエツチ
ングにより、ビット線コンタクトを開口する。

そして、第１２図に示すように、シリサイド膜１３、絶
縁膜１２を堆積し、反応性イオンエツチングにより両者
をエツチングしてビット線１３をバターニングする。

さらに、第１３図に示すように、全面に酸化シリコン膜
を堆積し、反応性イオンエツチング法により、エッチバ
ックし、側壁にのみこの酸化シリコン膜１４を残留せし
め、さらにストレージノードコンタクト形成領域にレジ
ストＲ３を形成し、この上層に第４図に示したのと同様
に、シリカを過飽和させた硅フッ化水素酸水溶液を用い
た液相成長法（ＬＰＤ）によりレジスト膜Ｒ３表面以外
の領域に酸化シリコン膜１５を堆積する。

そして、第１４図に示すように、レジストＲ４を塗布し
表面を平坦化する。

この状態で、第１５図に示すように、反応性イオンエツ
チングによりエッチバックを行い、表面を平坦化する。

この後、第１６図に示すように、レジストＲ３を除去し
、ストレージノードコンタクトを形成する。

さらに、第１７図に示すように、ウェットエツチングに
より、シリサイド膜１０の表面を露呈せしめ、この上層
に、ＣＶＤ法により、膜厚５０ｎｍ程度の多結晶シリコ
ン１６を堆積し、ヒ素またはリンのイオン注入またはリ
ン拡散等により、ドーピングを行う。

この後、第１８図に示すように、フォトリソ法および反
応性イオンエツチング法により、バターニングし、スト
レージノード電極をバターニングする。Ｒ５はレジスト
である。

そして、キャパシタ絶縁膜１７およびプレート電極１８
を形成し、キャパシタを完成し、第１図に示したような
りＲＡＭが完成する。

このようにして形成されたＤＲＡＭはビット線およびス
トレージノードコンタクトがゲート電極に対して自己整
合的に形成されており、セル面積の大幅な小形化をはか
ることができる。また、コンタクトの形成に際し、エッ
チバックを行うようにしており、ゲート電極の側壁に対
するＲＩＥダメージがないため、ビット線およびストレ
ージノードコンタクトがゲート電極に対して自己整合的
に形成されていても、絶縁耐圧を高く維持することがで
き信頼性は極めて高いものとなっている。

また、平坦化時に熱工程がはいらないため、拡散層を浅
く形成することができる。

なお、前記実施例では、第７図に示した゛ように、コン
タクトを開口した後、第１９図に示すように、シリコン
の選択的エピタキシャル成長法を用いてこのコンタクト
内にシリコン層５０１を成長せしめるようにしてもよい
。

この後は、第１１図に示したのと同様の工程を実行すれ
ば良い。

このように選択的エピタキシャル成長法を用いることに
より、工程の簡略化をはかることができる。また、シリ
コンの選択的成長法を用いた場合、成長層上部に濃い拡
散層を形成し、直接シリサイドを接触させるようにして
も良い。このようにすれば多結晶シリコン層を形成する
必要がなく、薄くすることが可能となる。

なお、ナヤバシタ絶縁膜としては酸化シリコン膜と窒化
シリコン膜の２層構造膜の他、酸化シリコン膜や五酸化
タンタル（Ｔａ２０５　）等の金属酸化膜を用いるよう
にしても良い。

また、第１のキャパシタ電極としては多結晶シリコン膜
を用いたが、必ずしも多結晶シリコン膜に限定されるも
のではなく、タングステン薄膜を用いるなど適宜変更可
能である。

〔発明の効果〕

以上説明してきたように、本発明の半導体記憶装置の製
造方法によれば、ＭＯＳＦＥＴを形成した後、コンタク
ト形成領域にレジストを形成し、この上層に絶縁膜を堆
積し、エッチバックを行うことにより、平坦化すると共
に、レジストを除去し、コンタクトを形成するようにし
ているため、ゲート電極の側壁に対するＲＩＥダメージ
がないため、ゲート電極に自己整合的にビット線コンタ
クトおよびまたはストレージノードコンタクトを形成す
ることができ、微細化が可能となる。

−また、コンタクト形成時に、ＲＩＥを用いないため、
ゲート電極とビット線あるいはストレージノード電極間
の絶縁膜にダメージがなく、絶縁耐圧が向上し、歩留ま
りが向上する。

また、ＢＰＳＧを用いないため、コンタクト間分離が向
上し歩留まりの向上をはかることができる。

また、熱工程による平坦化が不要となるため、トランジ
スタの微細化をはかることができる。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は、本発明実施例の積
層形メモリセル構造のＤＲＡＭのビット線方向に隣接す
る２ビット分を示す平面図およびそのＡ−Ａ’断面図、
第２図乃至第１８図はこのＤＲＡＭの製造工程を示す図
、第１９図は本発明の他の実施例の製造工程の一部を示
す図、第２０図は従来例のＤＲＡＭを示す図である。１・・・ｐ型のシリコン基板、２・・・素子分離絶縁膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・ｎ型拡散層、６，７．１１・・・層間絶縁膜、９・・
・多結晶シリコン膜、１０・・・シリサイド膜、１２・
・・絶縁膜、１３・・・シリサイド膜（ビット線）、１
４．１５・・・酸化シリコン膜、１６・・・第１のキャ
パシタ電極（ストレージノード電極）、１７・・・キャ
パシタ絶縁膜、１８・・・第２のキャパシタ電極（プレ
ート電極）、１０１・・・ｐ型のシリコン基板、１０２
・・・素子分離絶縁膜、１０３・・・ソース・ドレイン
領域、１０４・・・ゲート絶縁膜、１０５・・・ゲート
電極、１０６・・・絶縁膜、１０７・・・多結晶シリコ
ン膜、１０８・・・シリサイド膜、１０９・・・ビット
線、１１０・・・層間絶縁膜、１１１・・・ストレージ
ノードコンタクト、１１２・・・第１の　キャパシタ電
極、１１３・・・キャパシタ絶縁膜、１１４・・・第２
のキャパシタ電極。５第図第図（ａ）ア第４図（ｂ） − Ｃ２第１０図第１Ｉ図第１４図第１９図

Claims

【特許請求の範囲】ＭＯＳＦＥＴの形成された基板表面を覆う絶縁膜に開口
されたストレージノードコンタクトを介してこのＭＯＳ
ＦＥＴのソースまたはドレイン領域にキャパシタのスト
レージノード電極としての第１のキャパシタ電極が接続
するようにこの絶縁膜上にキャパシタを積層した積層型
キャパシタ構造の半導体記憶装置の製造方法において、
ビット線コンタクトおよびストレージノードコンタクト
の形成工程が、ビット線コンタクトおよびストレージノードコンタクト
形成領域にレジストパターンを形成した状態で該レジス
トパターン間に層間絶縁膜を形成する層間絶縁膜形成工
程と、前記レジストパターンを除去しコンタクトを形成するコ
ンタクト形成工程とを含むようにしたことを特徴とする
半導体記憶装置の製造方法。