JPH01280847A

JPH01280847A - リクエスト制御装置

Info

Publication number: JPH01280847A
Application number: JP1014315A
Authority: JP
Inventors: Katsumi Tanaka; 克美田中; Toshiteru Shibuya; 渋谷　俊輝
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-01-30
Filing date: 1989-01-23
Publication date: 1989-11-13
Anticipated expiration: 2012-03-19
Also published as: FR2626695B1; JP2591136B2; FR2626695A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はコンピュータシステムい用いられるデータプロ
セッサ用メモリに対するリクエストを制御するリクエス
ト制御装置に関する。

〔従来の技術〕

一般に、オン・デイマント・ベージング処理方法を採用
したコンピュータシステムでは、ページ単位で主記憶が
管理される。主記憶上に所望の情報が不在の場合、ペー
ジ不在と呼ばれ、プロセッサの正常動作を阻害する要因
、すなわち１例外が発生される。この例外の発生の検知
に応答して。

不在ページに対する主記憶へのベージングが行なわれる
。すなわち、補助記憶装置から主記憶装置上に必要な情
報の存在するページが供給される。

このページ供給に応答して１例外の発生した命令群の先
頭からプログラムが再会される。

このページ不在時におけるページング技術は。

ヨーロッパ公開特許第０２１７１６８Ａ２号を参照でき
る。

このプログラム再開時、命令の再実行を可能にするため
２部分的に実行された命令を取消す必要が生ずる。

いま、オン・デイマント・ベージング処理技術を採用し
たコンピュータシステムにおいて、可変長オペランドを
有しメモリ上のデータを読出し。

そのまま、または演算し、メモリまたはソフトウェアビ
ジプルレジスタ等へ格納する命令、またはソフトウェア
ビジプルレジスタの内容をメモリ上へ格納する命令の実
行を想定する。このような命令の実行途中に、上述のペ
ージ不在による例が発生した場合、メモリまたはソフト
ウェアビジプルレジスタの内容が書き換えられていると
命令が再開できなくなる。

このような命令の従来での実行では、オペランドの先頭
および終端に対しチエツクリストが発行される。次に、
主記憶上に必要なページが全て供給されていることを確
認するか、チエツクリストにより必要なページを供給し
てこの供給を確認して、命令の処理が行なわれていた。

〔発明が解決しようとする課題〕

しかし、このような命令の従来の実行では、オペランド
データが同一ページ内に存在していた場合にも、主記憶
上に必要なページが全て供給されていることを確認する
ため、オペランド終端へのチエツクリストを発行しなけ
ればならないという欠点がある。

本発明の目的は上述の欠点を除去するようにしたリクエ
スト制御装置を提供することにある。

〔課題を解決するための手段〕

本発明の第一の態様に従った装置は、オン・ディマンド
・ページング処理により主記憶の管理を２“バイト単位
のゾージサイズで行ない、命令またはオペレーションの
実行を最大２°（ｎ＞ｍ）バイトのオペランド単位を行
なう可変長のオペランド長を持つ命令を実行するリクエ
スト制御装置であって。

アドレスを生成するためのアドレス生成手段と。

このアドレス生成手段により生成された実効アドレスの
下位ｎビット中の上位（ｎ−ｍ）ビット分を参照するこ
とによりオペランドデータが同一のページに存在してい
ることを確認する確認手段と。

この確認手段により、該オペランドデータが同一ページ
に存在していることを確認した場合、メモリへのリクエ
ストを変更し不必要なチェックリクエストの発行を省略
する手段とを含む。

本発明の第２の態様に従った装置は、オン・ディマンド
・ページング処理により主記憶の管理を２”バイト単位
のページサイズで行ない、命令またはオペレーションの
実行を最大２ｍ（ｎ＞ｍ）バイトのオペランド単位で行
なう可変長のオペランド長を持つ命令を実行するリクエ
スト制御装置であって。

アドレスを生成するためのアドレス生成手段このアドレ
ス生成手段により生成された実効アドレスの下位ｎビッ
ト中の上位（ｎ−ｍ＋ｋ）ビット分およびオペランド長
の上位にビット分を参照することによりオペランドデー
タが同一のページに存在していることを確認する確認手
段と。

この確認手段によりオペランドデータが同一ページに存
在していることを確認した場合、メモリへのリクエスト
を変更し不必要なチエツクリストの発行を省略する手段
とを含む。

〔実施例〕

次に本発明の一実施例について図面を参照して詳細に説
明する。

第１図を参照すると１本発明の第１の実施例は、外部か
ら与えられる命令語を格納する命令語レジスタ１．この
レジスタｌに格納された命令語のうちＯＦコード部分を
除く部分を格納するレジスタ２．レジスタ１の命令語の
ＯＰコードを入力し選択するセレクタ２７．このセレク
タ２７を介して与えられるＯＰコードを下位１バイトに
セットシ、上位４ビットに全て“０”をセットするレジ
スタ４．メモリ又は演算装置からデータを格納するレジ
スタ３．レジスタ２に格納された命令語の第９図に示さ
れるＸ１フイールドの内容による先頭アドレスａ１生成
時インデックス修飾に使用される汎用レジスタ群（以後
レジスタファイル）５、線４２を介して与えられる信号
に応答してレジスタファイル５から与えられる出力を選
択するセレクタ２２．レジスタ２に格納された命令語の
第９図に示されるＢ１フィールドの内容による先頭アド
レスａ１生成時、ベース修飾に使用されるペースレジス
タ群（以後レジスタファイル）７゜線４３を介して与え
られる信号に応答してレジスタファイル７から与えられ
る内容を選択するセレクタ２３．線４４を介して与えら
れるレジスタ２のＤＩフィールドの内容を選択するセレ
クタ２４゜線４１を介して与えられるレジスタ２の命令
語のＢ１フィールドの内容を選択するセレクタ２６゜レ
ジスタ４の最下位ビットを除く部分に応答してマイクロ
命令を読出す制御記憶１９．この制御記憶１９から読出
されるマイクロ命令を選択するセレクタ２８．線５０を
介して与えられるレジスタ４の最下位ビットを入力する
分岐指示回路５８゜線５４を介して与えられるセレクタ
２８の出力の一部の指示に応答して選択するセレクタ２
０−２６゜これらセレクタ２０−２４の出力を格納する
レジシタ９−１３．セレクタ２５および２６で選択され
た内容を演算するオペランドレングス生成用加算器（以
後ＡＬＵ）３１．このＡＬＵ３１からの演算結果を格納
するレジスタ１４および１５．セレクタ２８の出力のう
ちセレクタ２９の選択フィールド、メモリへのリクエス
トコードおよび分岐指示回路５８内の第３Ａ図に示すデ
コーダ７５への入力データフィールドを格納するレジス
タ１６゜このレジスタ１６からのセレクタ２９の選択フ
ィールドに応答してレジスタ１３−１５からの内容を選
択するセレクタ２９．このセレクタ２９からの選択結果
、レジスタ１１および１２からの内容に基づき実効アド
レスを生成する実効アドレス生成用３入力加算器（ＡＡ
ＬＵ）３０．このＡＡＬＵ３０からの実効アドレスを格
納するレジスタ１７゜ＡＡＬＵ３０からの実効アドレス
の下位１２ビツト中の上位４（１２−８）ビットをオペ
ランドデータが同一のページに確実に存在していること
を検出する検出回路５７．およびレジスタ１６から与え
られるリクエストコードな格納するレジスタ１８を含む
。

次に２本発明の第１の実施例の動作の前提条件としてム
ーブ・キャラクタ・ストリング（ＭｏｖｅＣｈａｒａｃ
ｔｅｒ　Ｓｔｒｉｎｇ）（以後ＭＶＣ）命令を説明する
。

ＭＶＣ命令は、オペランドの先頭アドレスａ　ｌ　＋オ
ペランド長Ｌ１バイトで示されるメモリ上のデータを、
先頭アドレスａ　２　ｒオペランド長Ｌ２バイトで示さ
れるメモリ空間に移送する命令である。

本発明の第１の実施例の動作をこのＭＶＣ命令を用いて
詳細に説明する。

ＭＶＣ命令の命令形式を示す第９図を参照すると、ＭＶ
Ｃ命令の命令語は８バイト（６４ビツト）で示される。

命令語ピッ）Ｏ〜７の８ビツトはＭＶＣ命令のオペラン
ドコード（以後ＯＰ　コード）である。この実施例では
、仮にＯＩＨであるとして説明する。命令語ピッ）８−
１５およびビット４０〜４７の８ビツトはそれぞれ移送
されるオペランドのオペランド長Ｌ１および移送先のメ
モリ空間のオペランド長Ｌ２を示し、１バイト〜２５６
バイトを表現している。但し、２５６バイトは当該フィ
ールド全て“０”で示されている。命令語ビット１６〜
１９及び４８〜５１０４ビツトは各々第１オペランド先
頭アドレスａ　ｌ　を第２オペランド先頭アドレスａ２
を生成する際のインデクス修飾に使用される汎用レジス
タ番号を示している。命令語ビット２０〜２３及び５２
〜５５０４ビツトは前記先頭アドレスａ１およびａ２を
生成する際のペース修飾に使用されるペースレジスタ番
号を示している。命令語ビット２４〜３９及び５６〜６
３は前記先頭アドレスａ１およびａ２を生成する際のデ
ィスティネーション（変位）値を示している。

次に本発明の一実施例におけるＭＶＣ命令実行時の動作
を詳細に説明する。

第１図を参照すると、まず初めに命令語レジスタ１にＭ
ＶＣ命令の命令語が供給される。（第４図、第５図、第
６図、および第７図に示すマシンサイクルＴ。）次に第
４図、第５図、第６図および第７図に示すマシンサイク
ルＴ１においてレジスタ２に命令語中のＯＰコード部を
除く部分がレジスタ１から供給されＭＶＣ命令のリクエ
スト制御終了時までホールドされる。又聞−のタイミン
グ（マシンサイクルＴＩ）でＭＶＣ命令のＯＰコードＯ
ＩＨがセレクタ２７を介してレジスタ１からレジスタ４
下位１バイトへ供給されるとともに上位４　ｂ　ｉ　ｔ
にａｕｔｏが供給される。レジスタ３はメモリあるいは
演算装置等から送られてくるデータを実効アドレス生成
、汎用レジスタの更新、およびペースレジスタの更新等
を行なうために受けとるレジスタである。

次に第４図〜第７図に示すマシンサイクルＴ２において
は、レジスタ２に供給された命令語のＸ１フイールドに
よる先頭アドレスａ１の生成時インデクス修飾に使用さ
れる汎用レジスタ群５（以後レジスタファイル５）が信
号線４２を介して索引されレジスタファイル５の出力が
セレクタ２２に送出される。レジスタ２からの命令語の
Ｂｌフィールドによる先頭アドレスａ１生成時ベース修
飾に使用されるペースレジスタ群７（以後レジスタファ
イル７）が信号線４３を介して索引されセレクタ２３に
送出される。レジスタ２からの命令語のＤ１フィールド
の内容が信号線４４を介しテセレクタ２４に送出される
。レジスタ２からの命令語のＬ１フィールドの内容が信
号線４１を介してセレクタ２６に送出される。又聞−の
ダイミングにおいて制御記憶１９がレジスタ４の最下位
ビットを除く部分で索引され出力がセレクタ２８に送出
される。ここではレジスタ４に命令の第１ステツプが格
納されている。すなわち、レジスタ１から供給されたＭ
ＶＣ命令のＯＦコードに上位４　ｂｉｔ　Ｏを付加した
値００１Ｈが格納されている。このため信号線４９を介
して制御記憶アドレス０００Ｈおよび０ＯＩＨに格納さ
れた内容が信号線５１及び信号線５２を介してセレクタ
２８に各々送出される。又レジスタ４の最下位ビットは
信号線５０を介し分岐指示回路５８に送出される。

第３Ａ図を参照すると２分岐指示回路５８においては、
信号線５０を介して送出されたレジスタ４の最下位ピッ
）（Ｗ／Ｒ４）はオアゲート３８に入力される。又各命
令の第１ステツプにおいては、全ての命令の制御ファー
ムウェア（以後制御ＦＷ）の最終ステップにおいて信号
線６８を介してデコーダ７５へ入力される値（ｘｏ、Ｘ
＋およびＸ２）が“０００”に保障されている。このた
めデコーダ７５の出力（Ｙｏ、ｙｌ＋　Ｙ２．Ｙ３およ
びＹ４）は０００００となりアンドゲート３３，３４゜
３５．３６および３７の出力は“０″となる。オアゲー
ト３８の出力は信号線５０を介し入力されたレジスタ４
の入力のみに依存する。従ってオアゲート３８の出力は
“１゛′となり信号線６９を介してセレクタ２８に与え
られる。セレクタ２８は、制御記憶１９のアドレス０Ｏ
ＩＨ番地から信号線５２を介して与えられら制御ＦＷを
選択する。

第８図のステップＡにアドレス００１Ｈで示される制御
ＦＷの内容が示されている。セレクタ２８により選択さ
れ信号線５４を介して与えられた制御ＦＷの内容に従い
、セレクタ２２はレジスタファイル５出力を、セレクタ
２３はレジスタファイル７出力を、セレクタ２４はレジ
スタ２Ｄ１フイールドをそれぞれ選択する。各セレクタ
出力はレジスタ１１．レジスタ１２およびレジスタ１３
に送出される。又聞−のタイミングにおいて信号線５４
を介してセレクタ２８からの内容に従い。

セレクタ２５はレングス補正値に、を選択し、セレクタ
２６はレジスタ２Ｌ１フイールドを選択する。ＡＬＵ３
１では、この選択結果を加算し、加算結果β１をレジス
タ１４に送出する。

ここでオペランド長の補正について説明する。

仮に実効アドレスａ１がメモリの０００番地を示すバイ
トアドレスとした場合第１０Ａ図の斜線で示される部分
が実効アドレスａ、の示すバイトデータとなる。ここで
オペランド長Ｌ１が３バイトであった場合オペランドは
第１０Ｂ図の斜線部で示すように存在することになる。

ここで第１０Ｂ図で示されるオペランドの最終バイトを
示す場合オペランドの先頭アドレスａ１にオペランド長
Ｌ１を加算するとａ１＋Ｌ＋＝ｏ　ＯＯ＋０１１＝０１
１となり第１０Ｃ図の斜線部のバイトを示すことになる
。従って、オペランドの最終バイトを示す場合オペラン
ド長り、に補正値に１が加えられ、オペランド長の補正
が行なわれる。本実施例においては補正値Ｋｌ＝−１と
し補正を行なう。この場合第１０Ｄ図に示すようにａ＋
＋Ｌ＋＋に＋　（ａ＋＋ｊ’＋）の値は０１０を示しオ
ペランドデータの最終バイトを示すこのができる。以上
のメカニズムによってＡＬＵ３１でオペランド長Ｌ１と
補正値に１とを加算しオペランド長補正値β１を生成す
る。又、これらと同一のタイミングでセレクタ２８の出
力のうちセレクタ２９の選択フィールド、メモリへのリ
クエストの種類１例えばリードリクエストやライドリク
エスト等を示すリクエストコードおよび分岐指示回路５
８内のデコーダ７５への入カスデータフィールドの内容がレズゾタ１６へ送出される。

これとともに制御記憶１９の次マシンサイタルでアクセ
スされるべき索引アドレス（以後Ｎｅｘｔ　Ａｄｄｒｅ
ｓｓ）フィールドの内容がレジスタ４に送出される。次
にＴ３サイクルにおいて、レジスタ１１から与えられる
レジスタファイル５の出力、レジスター２から与えられ
るレジスタファイル７の出力、およびレジスター３から
与えられるＤＩフィールドの内容がＡＡＬＵ３０により
加算され実効アドレスａ１が生成される。Ｔ２サイクル
で制御記憶１９のアドレス００１Ｈ番地の内容ノうちセ
レクタ２９の選択制御フィールドの内容がレジスター６
にセットされている。このためセレクタ２９は信号線５
６を介して与えられる該選択制御フィールドの内容の指
示によりレジスター３の内容を選択する。（第８図５ｔ
ｅｐ　Ａセレクタ２９出力＝レジスター３参照）以上の
ようにして生成された実効アドレスはレジスター７に送
出されるとともにセレクタ２０を介してレジスタ９へ送
出される。又ここで説明の簡単化のため本実施例におけ
るページサイズを２１２とバイトとして説明する。

又前述した様に本実施例ではＭＶＣ命令の最大オペラン
ド長は２ｓバイ）（２５６バイト）である。

従って、実効アドレスの下位ｎビット中の上位（ｎ−ｍ
）ビットは実効アドレス下位１２ビツト中の上位４（１
２−８）ビットとなる。該４ビツトは、オペランドデー
タが同一のページに確実に存在していることを検出する
検出回路５７へ信号線５９，６０，６１．および６２を
介して送出される。

第１図および第２図を参照すると、ＡＡＬＵ３０から信
号線５９，６０，６１．および６２を介して与えられた
実効アドレスａ１の下位１２ビツト中の上位４ビツトは
ＮＡＮＤゲート３２に入力される。各入力が全て１″で
なければ検出回路５７はオペランド１のデータが全て同
一ページに存在することを確認し“１”を信号線７４を
介して分岐指示回路５８へ送出する。

ここで実効アドレスａ１の下位１２ビツト中の上位４ビ
ツトが全て１′′でなければオペランド１のデータが全
て同一ページに存在していることが確認できる理由につ
いて説明する。

本実施例ではページサイズは２１２バイトでありＭＶＣ
命令の最大オペランド長は２Ｓバイトである。このため
オペランドの先頭アドレスａ１に最大オペランド長２５
６バイトがオペランド長補正後足し込まれ、同一のペー
ジ内に存在すれば、確実にオペランド１のデータは同一
のページに存在することになる。従って、実効アドレス
ａｌの下位１２ビツト中の上位４ビツトが全て“１″で
なければ以下の表１に示すように仮にＭＶＣ命令のオペ
ランド長ρ＋　（Ｌ　＋　＋　Ｋ　＋）が最大値の２５
５を示してもページ内アドレスの最上位ビット　（実効
アドレスａ１の下位１２ビツト中の最上位ビット）から
ページアドレスの最下位ビット（実効アドレスＥＬＩ下
位１３ビット目への桁上りはあり得ない。）表１桁上りなし以上のメカニズムによって信号線５９，６０゜６１、お
よび６２を介して送られてきた実効アドレスａ１の下位
１２ビツト中の上位４ビツトの値によりオペランドｌの
データが確実にページ内に存在していることが確認でき
る。又聞−のタイミングでレジスタ４に供給された値（
第８図５ｔｅｐＡ　Ｎｅｘｔ　Ａｄｄｒｅｓｓ参照）１
０２ＨによりＴ２サイクル同様レジスタ４の最下位ビッ
トを除き制御記憶１９のアドレス１０２Ｈ番地および１
０３Ｈ番地が夫々信号線５１．および５２を介してセレ
クタ２８に送出される。また、レジスタ４の最下位ヒツ
トが信号線５０を介して分岐指示回路５８に送出される
。分岐指示回路５８においてはＴ２サイクルで第８図５
ｔｅｐ　Ａによりレジスタ１６に供給されたデコーダ７
５人力がＴ３サイクルにおいて信号線６８を介してデコ
ーダ７５に入力される（第８図５ｔｅｐ　Ａデコーダ７
５人力＝１０１）。第８図５ｔｅｐ　Ａに示すデコーダ
７５への入力値は１０１であるためテ゛コーダ７５出力
は００００１となりＡＮＤゲー）３３，３４，３５．３
６および３７に入力される信号線７３．７２，７１．７
０および７４のうち信号線７４を介して供給される信号
のみが有効となる。つまりＡＮＤゲート３７は信号線７
４を介して送られてくる検出回路５７の出力が“１”で
あれば“１”を出力し“０″であれば“０″を出力する
。他のＡＮＤゲート３３゜３４．３５．および３６は入
力線７３，７２．７１および７０の値に無関係に“０”
が出力される。

ここで信号線７３．’７２，７１．および７ｏで示され
る分岐テスト条件１〜４について説明しておく。分岐テ
スト条件１〜４は検出回路５７の出力と同様に信号線５
１および５２を介してセレクタ２８に入力された制御記
憶１９に格納されている制御ＦＷのうちどちらを使用す
るかを決定するためのテスト要因であり１例としてオペ
ランドの重複等が考えられる。これらの分岐テスト条件
は読み出す制御ＦＷの１ｓｔｅｐ前の制御ＦＷによりい
ずれかの分岐テスト条件を有効にするかが指定される（
デコーダ７５人力）。これらの分岐テスト条件は本発明
の一実施例では直接関与しないので個々の詳細な説明は
省略する。以上のようにして有効にされた検出回路５７
出力及びレジスタ４の最下位ビットはＯＲゲート３８に
供給される。信号線５０を介して送られてきさレジスタ
４の最下位ビットは、前述の通りレジスタ４の内容が１
０２Ｈであることから“０”である。従って、ＯＲゲー
ト３８の出力は検出回路５７の出力に依存する。

第１図、第２図、第４図および第５図を参照すると、つ
まり検出回路５７によりオペランド１のデータが同一ペ
ージに存在することを確認した場合には“１パを出力し
セレクタ２８に供給された１０３Ｈ番地によって指定さ
れる制御ＦＷ（第８図５ｔｅｐ　Ｇ）が選択される。

第１図、第２図、第６図および第７図を参照すると、オ
ペランド１のデータが同一ページに存在りすることを確認できなかだ場合、すなわち、ページ内ア
ドレス上位４ビットが全て“１″の場合。

′０”が出力されセレクタ２８に供給された１０２Ｈ番
地によって指定される制御ＦＷ（第８図５ｔｅｐ　Ｂ）
が選択される。第８図に示す５ｔｅｐ　　Ｇおよび５ｔ
ｅｐ　Ｂは共に実効アドレスａ２生成の制御に使用され
、その相違点は次５ｔｅｐのアドレスフィールドのみで
あるため共通に説明する。セレクタ２８により選択され
た制御ＦＷ　５ｔｅｐ　Ｇ　（もしくは５ｔｅｐＢ）は
信号線５４を介してセレクタ２０．セレクタ２２．セレ
クタ２３．セレクタ２４．セレクタ２５およびセレクタ
２６に与えられる。これらセレクタ２０．２２−２６の
各々は、ＡＡＬＵ出力、実効アドレスａ２生成時のイン
デクス修飾しジスタ群６（以後レジスタファイル６）出
力、実効アドレスａ２生成時のベース修飾レジスタ群８
（以後レジスタファイル８）出力、実効アドレスａ２生
ａ時のディスプレースメント部Ｄ２フィールド、補正値
Ｋｌｌおよびオペランド２のオペランド長Ｌ２フィール
ドを選択し、各々レジスタ９゜レジスタ１１．レジスタ
１２．レジスタ１３゜ＡＬＵ３１で加算後レジスタ１５
ヘデータを供給する。又、前述のようにＴ３サイクルに
おいてレジスタ１７へは実効アドレスａ１が供給されて
おり同一のタイミングでレジスタ１６に保持されていた
実効アドレスａ１に対するメモリへのリードでリクエス
トコードがレジスタ１８に送出される。

これとともに第８図５ｔｅｐ　Ｇ　（もしくは５ｔｅｐ
　Ｂ）の制御ＦＷの情報の一部が第８図５ｔｅｐ　Ａと
同様にレジスタ１６に供給され、　Ｎｅｘｔ　Ａｄｄｒ
ｅｓｓｌ　０６Ｈ（Ｓｔｅｐ　Ｂでは１０２Ｈ）がレジ
スタ４に供給される。次にマシンサイクルＴ４において
レジスタ１１にセットされたインデクス修飾値、レジス
タ１２にセットされたベース修飾値およびセレクタ２９
で選択されたレジスタ１３にセットされたＤ２フィール
ドの内容が各々ＡＡＬＵ３０に与えられる。ＡＡＬＵ３
０は与えられたデータを３人力加算し実効アドレスａ２
を生成し生成された実効アドレスａ２をレジスタ１７．
セレクタ２１゜およびセレクタ２２に送出する。又実効
アドレスａ２の下位１２ビツト中の上位４ビツトは実効
アドレスａ１生成時と同様に検出回路５７に送出される
。検出回路５７はオペランド２が同一ページ内に確実に
存在することを検出し分岐指示回路５８へ送出される。

又分岐指示回路においてはデコーダ７５への入力として
レジスタ１６にセットされていた制御ＦＷ　　５ｔｅｐ
　Ｇ　（あるいは５ｔｅｐＢ）の内容１０１が送出され
Ｔ、サイクル同様検出回路５７出力が有効にされる。又
Ｔ３サイクルにおいてレジスタ４にセットされた制御記
憶１９の索引番地が１０６　Ｈ（Ｔ３サイクルにおいて
５ｔｅｐＢが選択されていた場合は１０２Ｈ）であるた
めＴ３サイクル同様レジスタ４の最下位ビットを除き制
御記憶１９の番地１０６Ｈおよび１０７Ｈ（１０２Ｈお
よび１０３Ｈ）が索引され、１０６Ｈに格納されている
制御ＦＷ　　５ｔｅｐ　Ｈ（１０２Ｈに格納されている
制御ＦＷ　　５ｔｅｐ　Ｃ）が信号線５１を介しセレク
タ２８に送出され２番地１０７Ｈに格納されている制御
ＦＷ　　５ｔｅｐ　Ｉ　（１０３Ｈに格納されている制
御ＦＷ　　５ｔｅｐ　Ｆ）が信号線５２を介してセレク
タ２８に送出される。ここで分岐指示回路５８は検出回
路５７の出力を有効にしている。従って、検出回路５７
により第２オペランドが同一ページに確実に存在するこ
とが検出された場合は、セレクタ２８に入力された制御
ＦＷＳｔｅｐ　Ｉ　（Ｓｔｅｐ　Ｆ）が選択される。逆
に第２オペランドが同一ページ内に確実に存在すること
が検出されなかった場合は、セレクタ２８に入力された
制御ＦＷ　　５ｔｅｐ　Ｈ（Ｓｔｅｐ　Ｃ）が選択され
る。

オペランド１．およびオペランド２に対する検出回路５
７の検出結果によりリクエスト制御が異なるため以後各
ケースごとに説明する。

第１図、第４図および第８図を参照すると、まずオペラ
ンド１およびオペランド２ともに検出回路５７によりオ
ペランドが同一ページに確実に存在することが確認され
た場合（ケース１）は、Ｔ３すイクルで５ｔｅｐ　Ｇが
Ｔ４ザイクルで５ｔｅｐ　　Ｉがそれぞれ選択される。

本ケースにおいてはオペランド１およびオペランド２と
もにオペランドが同一ページに存在することが確認され
ているため各オペランドの終端パイ）　（ａ、十β１お
よびａ　２　＋　１２２のアドレスで示される各バイト
）がメモリ上に準備されているか否かをチエツクするた
めのチェックリクエストは必要としない。従って、第４
図に示すようにａ、Ｒｅａｄ、およびａＪｒｉｔｅ　Ｃ
ｈｅｃｋ動作が行なわれたのちすぐにオペランド２に対
するライトリクニス）ａ２　Ｗｒ　ｉ　ｔ　ｅが発行可
能となる。従って、制御ＦＷ　５ｔｅｐ　Ｉでは各被制
御部に対しａ　２Ｗｒ　ｉ　ｔｅリクエストを発行する
ように制御せしめる。従ってＡＡＬＵ３０出力が実効ア
ドレスａ２を示すように、信号線５４を介して与えられ
る内容に応答して、セレクタ２２．セレクタ２３．およ
びセレクタ２４はＡＡＬＵ出力（前サイクルでａ２を生
成）、０”および“０”を選択し、各々レジスタ１１．
レジスタ１２およびレジスタ１３に供給する。また２本
タイミング（Ｔ４サイクル）においてレジスタ１６にセ
ットされていた５ｔｅｐ　Ｇ指示の実効アドレスａ２に
対するリクエストコード（Ｗｒｉｔｅ　Ｃｈｅｃｋ）が
レジスタ１８に供給される。

次にマシンサイクルＴ５においてＡＡＬＵ３０はレジス
タ１１．　レジスタ１２．およびレジスタ１３の内容（
ａ２．“′０″１％Ｑ１１）を３人力加算し実効アドレ
スａ２を生成しレジスタ１７へ送出する。

これとともにレジスタ１６にセットされたリクエストコ
ード（Ｗｒ　ｉ　ｔ　ｅ）はレジスタ１８に送出され。

以後ＭＶＣ命令のオペランドがつきるまで第１オペラン
ドのデータがメモリ上の第２オペランドの位置に移送さ
れＭＶＣ命令の実行が終了する。以上説明したようにＭ
ｖＣ命令のリクエスト制御は第４図に示すようにａｔ　
　Ｒｅａｄ、　ａ２ＷｒｉｔｅＣｈｅｃｋ、　ａ２　　
Ｗｒｉｔｅ、　ａ＋＋に３Ｒｅａｄ　（Ｋ３：メモリへ
のアクセス単位数）およびａ２＋に、　　Ｗｒｉｔｅ・
・・・・・となる（ＥＬｌ＋Ｉ（３Ｒｅａｄ以降全ケー
ス同一）。これは第８図のＭＶＣ命令の制御ＦＷのフロ
ーチャートでは５ｔｅｐ　Ａ−＋５ｔｅｐ　Ｇ−＋５ｔ
ｅｐ　　Ｉ−＋５ｔｅｐ　Ｘ・・・・・・となる。

次に、検出回路５７によりオペランド１が同一ページに
確実に存在していることが検出され、検出回路５７によ
ってオペランド２が同一ページに確実に存在することが
検出されなかった場合（ケース２）について説明する。

第１図、第３図、第５図および第８図を参照すると、ケ
ース２ではＴ、サイクルで５ｔｅｐ　ＧがＴ４サイクル
で５ｔｅｐ　Ｈが選択される。本ケースにおいてはオペ
ランド１は検出回路５７によってオペランドが同一ペー
ジに存在することが確認されているためオペランド１の
終端チエツク（ａ＋＋β１Ｒｅａｄ　Ｃｈｅｃｋ）は不
要となる。また、オペランド２はオペランドが確実に同
一ページに存在することは検出されていないためオペラ
ンド２の終端チエツク（ｚ２＋、Ｌ　　Ｗｒｉｔｅ　Ｃ
ｈｅｃｋ）リクエストが必要となる。従って５ｔｅｐ　
Ｈでは実効アドレスａ２＋、＆２の生成を制御するため
Ｔ４サイクルにおいて信号線５４を介してセレクタ２１
．セレクタ２２、およびセレクタ２３が各々ＡＡＬＵ出
力（前サイクルでａ２を生成）、ＡＡＬＵ出力“０″を
選択しレジスタ１０．レジスタ１１．およびレジスタ１
２へ供給する。又本タイミングにおいてレジスタ１６に
セットされていた５ｔｅｐ　Ｇ指示の実効アドレスａ２
に対するリクエストコード（Ｗｒｉｔｅ　Ｃｈｅｃｋ）
がレジスタ１８に供給される。

又本タイミングにおいて５ｔｅｐ　ＨのＮｅｘｔ　Ａｄ
ｄｒｅｓｓ１０５Ｈがレジスタ４に供給される。次にマ
シンサイクルＴ、においてレジスタ１１．レジスタ１２
゜およびセレクタ２９によりレジスタ１５の出力を選択
し各出力ａ２＋”ｏ’Ｚおよび１２がＡＡＬＵ３０に入
力される。ＡＡＬＵ３０は、３人力加算し実効アドレス
ａ２＋ｊ２ｚを生成しレジスタ１７へ供給する。又５ｔ
ｅｐ　Ｈにおいては分岐指示回路５８内のデコーダ７５
への入力は第８図に示すように０００であり、第３図に
示す様にセレクタ２８の選択信号はレジスタ４の最下位
ビットのみに依存する。本タイミングにおいてはレジス
タ４には１０５Ｈ番地が保持されており、セレクタ２８
には１０４Ｈ番地で示される制御ＦＷ　　５ｔｅｐ　Ｄ
および１０５Ｈ番地で示される制御ＦＷ　　５ｔｅｐ　
Ｅが入力されておリ、トランジスタ４の最１位ビットは
′１゛′である。このためセレクタ２８により１０５Ｈ
番地で示される制御ＦＷ　　５ｔｅｐ　Ｅが選択されＴ
４サイクルでレジスタ１０に供給された実効アドレスａ
２がセレクタ２２を介してレジスタ１１に供給され、′
０”をセレクタ２３およびセレクタ２４を介してレジス
タ１２およびレジスタ１３に各々供給される。又、この
タイミングにおいてレジスタ１６に格納されていた５ｔ
ｅｐ　Ｈ指示の実効アドレスａ２＋（！２に対応するリ
クエストコード（Ｗｒ　ｉ　ｔ　ｅＣｈｅｃｋ）がレジ
スタ１８に供給される。次にマシンサイクルＴ、におい
て、ＡＡＬＵ３０はレジスタ１１．レジスタ１２．およ
びしＳ〉スタ１３の内容（ａ２．、”Ｏｏｌ、１ｌＱｕ
）を３人力加算し実効アドレスａ２を生成しレジスタ１
７へ送出する。これとともにレジスタ１６にセットされ
たリクエストコード（Ｗｒ　ｉ　ｔ　ｅ）がレジスタ１
８に送出され。

以後ケース１と同様にＭＶＣ命令のオペランドがつきる
まで第１オペランドのデータがメモリ上の第２オペラン
ドの位置に移送され、ＭＶＣ命令の実行が終了する。以
上説明したようにケース２においてはＭＶＣ命令のリク
エスト制御は第５図に示すようにａｔ　Ｒｅａｄ、　ａ
２　　Ｗｒｉｔｅ　Ｃｈｅｃｋ、　　ａ２−１１＋２Ｗ
ｒｉｔｅ　Ｃｈｅｃｋ、およびａ２Ｗｒｉｔｅ・・・・
・・となる。これは第８図のＭＶＣ命令の制御ＦＷのフ
ローチャートでは５ｔｅｐ　Ａ　−＋　５ｔｅｐ　Ｇ　
−＋　５ｔｅｐ　Ｈ→５ｔｅｐ　Ｅ−＋５ｔｅｐ　Ｘ−
となる。

次にオペランド１が検出回路５７によって確実に同一ペ
ージに存在していることが検出されず、オペランド２が
検出回路５７によって確実に同一ぺ一ジに存在している
ことが検出された場合（ケース３）について説明する。

ケース３ではＴ３サイクルで５ｔｅｐ　ＢがＴ４サイク
ルで５ｔｅｐ　Ｆが選択される。

第１図、第３図、第６図および第８図を参照すると２本
ケースにおいてはオペランド１は検出回路５７によりオ
ペランドが確実に同一ページに存在していることが確認
されていないためオペランド１の終端チエツク（ａ＋＋
＊＋　　Ｒｅａｄ　Ｃｈｅｃｋ）リクエストが必要とな
る。従って、　５ｔｅｐ　Ｆでは実効アドレスａｌ−＋
４＋、の生成を制御するためＴ４サイクルにおいて信号
線５４を介してセレクタ２１゜セレクタ２２．およびセ
レクタ２３において各々ＡＡＬＵ出力（前サイクルでａ
、を生成）、レジスタ９出力（ａｌ）および“Ｏｎを選
択しレジスタ１０、レジスタ１１．およびレジスタ１２
に供給する。又本タイミングにおいてレジスタ１６にセ
ットされていた５ｔｅｐ　Ｂ指示の実効アドレスａ２に
対するリクエストコード（Ｗｒｉｔｅ　Ｃｈｅｃｋ）が
レジスタ１８に供給される。又本タイミングにおいて５
ｔｅｐ　ＦのＮｅｘｔ　Ａｄｄｒｅｓｓ　　１０５Ｈが
レジスタ４に供給される。次にＴ、サイクルにおいてレ
ジスタ１１．レジスタ１２．およびセレクタ２９により
選択されたレジスタ１４の出力ａ　ｌ　＋“０”および
１１がＡＡＬＵ３０に与えられる。

ＡＡＬＵ３０は３人力加算し実効アドレスａ１＋１１＋
を生成しレジスタ１７へ供給する。又５ｔｅｐ　Ｆにお
いては分岐指示回路５８内のデコーダ７５への入力は第
８図５ｔｅｐ　Ｆに示すように０００であり従って第３
図に示すようにセレクタ２８の選択信号はレジスタ４の
最下位ビットのみに依存する。

又本タイミングにおいてはレジスタ４には１０５Ｈ番地
が保持されており、セレクタ２８には１０４Ｈ番地で示
される制御ＦＷ　　５ｔｅｐ　Ｄおよび１０５Ｈ番地で
示される制御ＦＷ　　５ｔｅｐ　Ｅが入力されている。

前述のようにレジスタ４の最下位ビットは“１”である
ためセレクタ２８により１０５Ｈ番地で示される制御Ｆ
Ｗ　　５ｔｅｐ　Ｅが選択されｌ　Ｔ４サイクルでレジ
スタ１０に供給された実効アドレスａ２がセレクタ２２
を介してレジスタ１１に。

“０”がセレクタ２３．およびセレクタ２４を介してレ
ジスタ１２．およびレジスタ１３に各々供給される。又
本タイミングにおいてレジスタ１６に格納された５ｔｅ
ｐ　Ｆ指示の実効アドレスａ　（＋　１１　。

に対応するリクエストコード（Ｒｅａｄ　Ｃｈｅｃｋ）
がレジスタ１８に供給される。次にマシンサイクルＴ６
においてＡＡＬＵ３０は、レジスタ１１．レジスタ１２
．およびレジスタ１３の内容（ａ２゜“Ｉ　Ｑ　Ｉ＋、
および“０”）を３人力加算し実効アドレスａ２を生成
しレジスタ１７へ送出する。これとともにレジスタ１６
にセットされたリクエストコード（Ｗｒｉｔｅ）はレジ
スタ１８に送出され以後ケース１．およびケース２と同
様にＭＶＣ命令のオペランドがつきるまで第１オペラン
ドのデータがメモリ上の第２オペランドの位置に移送さ
れ。

ＭＶＣ命令の実行が終了する。以上説明したようにケー
ス３においてはＭＶＣ命令のリクエスト制御は、第６図
に示すように、　ａｌ　Ｒｅａｄ、ａ２ＷｒｉｔｅＣｈ
ｅｃｋ、　ａ　、＋　ｆｌ　、　Ｒｅａｄ　Ｃｈｅｃｋ
、およびａ２Ｗｒｉｔｅ・・・・・・となる。これは第
８図では５ｔｅｐ　Ａ→５ｔｅｐ　Ｂ−＋５ｔｅｐ　Ｆ
→５ｔｅｐ　Ｅ−＋５ｔｅｐ　Ｘ−＝−となる。

最後にオペランド１．およびオペランド２ともに検出回
路５７によりオペランドが確実に同一ページに存在し、
ていることが確認されなかった場合（ケース４）につい
て説明する。

第１図、第３図、第７図および第８図を参照すると、ケ
ース４ではＴ、サイクルで５ｔｅｐ　ＢがＴ４サイクル
で５ｔｅｐ　Ｃが選択される。

本ケースにおいてはオペランド１．およびオペランド２
共に検出回路５７によりオペランドが確実に同一ページ
に存在していることが確認されていないため、オペラン
ド１の終端チエツク（ａ、１十β１Ｒｅａｄ　Ｃｈｅｃ
ｋ）リクエストおよびオペランド２の終端チエツク（ａ
２＋ｎ２　　Ｗｒｉｔｅ　Ｃｈｅｃｋ）リクエストが必
要となる。従って、　５ｔｅｐ　Ｃでは実効アドレスａ
１＋ρ１の生成を制御するためＴ、サイクルにおいて信
号線５４を介１，７て与えられる内容に応答して、セレ
クタ２１．セレクタ２２．およびセレクタ２３は、各々
Ａ　Ａ　Ｌ　’［、Ｔ出力（前サイクルａ２を生成）、
レジスタ９出力（ａｌ）および“０”ヲ選択し、レジス
タ１０．レジスタ１１゜およびレジスタ１２へ供給する
。又本タイミングにおいてレジスタ１６にセットされて
いた５ｔｅｐ　Ｂ指示の実効アドレスａ２に対するリク
エストコード（Ｗｒｉｔｅ　Ｃｂｅｃｋ）がレジスタ１
８に供給される。

又本タイミングにおいて５ｔｅｐ　ＣのＮｅｘｔ　Ａｄ
ｄｒｅｓｓｌ　０４　Ｈがレジスタ４に供給される。次
にＴ、サイクルにおいてＡＡＬＵ３０は、レジスタ１１
゜レジスタ１２．およびセレクタ２９によりレジスタ１
４の出力を選択１７各出力ａ　ｌ　ｔ　　０″、および
ｐｌを３人力加算し実効アドレスａ１＋β１を生成しレ
ジスタ１７へ供給する。又５ｔｅｐ　Ｆにおいては分岐
指示回路５８内のデコーダ７５への入力は、第８図の５
ｔｅｐ　Ｃに示すように０００である。

従って、第３図に示すようにセレクタ２８の選択信号は
レジスタ４の最下位ビットのみに依存する。

又、このタイミングにおいてはレジスタ４には１０４Ｈ
番地が保持されておりセレクタ２８には１０４Ｈ番地で
示される制御ＦＷ　　５ｔｅｐ　Ｄおよび１０５Ｈ番地
で示される制御ＦＷ　　５ｔｅｐ、Ｅが入力されている
。前述のようにレジスタ４の最下位ビットは′０”であ
るためセレクタ２８により１０４Ｈ番地で示される制御
ＦＷ　５ｔｅｐ　Ｄが選択され、レジスタ１０から実効
アドレスａ２がセレクタ２２を介してレジスタ１１へ供
給され。

“０”がセレクタ２３を介してレジスタ１２に供給され
る。又本タイミングにおいてレジスタ１６に格納された
５ｔｅｐ　Ｃ指示の実効アドレスａ、＋ρ１に対応する
リクエストコード（Ｒｅａｄ　Ｃｈｅｃｋ）がレジスタ
１８に供給される。又本タイミングにおいて５ｔｅｐ　
ｏのＮｅｘｔ　Ａｄｄｒｅｓｓ　　１０５Ｈがレジスタ
４に供給される。次にＴ、サイクルにおいてＡＡＬＵ３
０はレジスタ１１．レジスタ１２．及びセレクタ２９で
選択されたレジスタ１５の出力ａ　２　ｒ　　“０”お
よびβ２を入力し３人力加算し実効アドレスａ　２　＋
（１２を生成しレジスタ１７へ供給する。又５ｔｅｐ　
Ｄにおいては分岐指示回路５８内のデコーダ７５への入
力は第８図の５ｔｅｐ　Ｄに示すように０００である。

従って第３図に示すようにセレクタ２８の選択信号はレ
ジスタ４の最下位ビットのみに依存する。又本タイミン
グにおいてはレジスタ４には１０５Ｈ番地が保持されて
おり、セレクタ２８には１０４Ｈ番地で示される制御Ｆ
Ｗ　　５ｔｅｐ　Ｄおよび１０５Ｈ番地で示される制御
ＦＷ　　５ｔｅｐ　Ｅが入力されている。レジスタ４の
最下位ビットは“１″であるためセレクタ２８により１
０５Ｈ番地で示される制御ＦＷ　　５ｔｅｐＥが選択さ
れる。Ｔ４サイクルでレジスタ１０に供給されＨｏ１ｄ
されている実効アドレスａ２がセレクタ２２を介してレ
ジスタ１１に供給され“０′″がセレクタ２３．および
セレクタ２４を介してレジスタ１２．およびレジスタ１
３に各々供給される。又本タイミングにおいてレジスタ
１６にセットされた５ｔｅｐ　Ｄ指示の実効アドレスａ
２＋β２に対応するリクエストコード（Ｗｒｉｔｅ　Ｃ
ｈｅｃｋ）はレジスタ１８に供給される。次にマシンサ
イクルＴ７においてＡＡＬＵ３０は、レジスタ１１．レ
ジスタ１２．およびレジスタ１３の内容（ａ２゜パ０”
および“０”）を３人力加算し実効アドレスａ２を生成
し７レジスタ１７へ送出する。これとともにレジスタ１
６に格納されたリクエストコード（Ｗｒｉｔｅ）がＩ／
レジスタ８に送出され、以後ケース１、ケース２．およ
びケース３と同様にＭＶＣ命令のオペランドがつきるま
で第１オペランドのデータがメモリ上の第２オペランド
の位置に移送され、ＭＶＣ命令の実行が終了する。以上
ケース４においてはＭＶＣ命令のリクエスト制御は第６
図に示すようにａｌ　　Ｒｅａｄ、　ａ２　　Ｗｒｉｔ
ｅ　Ｃｈｅｃｋ。

ａ　＋＋ｆｆｌ　＋　Ｒｅａｄ　Ｃｈｅｃｋ、　ａ　ｚ
＋ｆｌ　２　Ｗｒｉｔｅ　Ｃｈｅｃｋ。

およびａ２Ｗｒｉｔｅ・・・・・・となる。これは第８
図のＭＶＣ命令の制御ＦＷのフローチャートではＳ　ｔ
　ｅ　ｐＡ−＋５ｔｅｐ　Ｂ−Ｓｔｅｐ　Ｃ−＋５ｔｅ
ｐ　Ｄ−Ｓ　ｔ　ｅ　ｐ　　Ｆ−５ｔｅｐ　Ｘ・・・・
・・となる。なお、全てのケースにお（・て、　ａ２Ｗ
ｒｉｔｅ以後のリクエスト制御に関しては本発明とは直
接関係がなく詳細な説明は省略する。以上が本発明の第
一の実施例の説明である。

次に本発明の第２の実施例を第１図の代りに第１１図を
第２図の代りに第１２図を用いて詳細に説明する。

第２の実施例は第１の実施例と同様に、オペランドデー
タが確実に同一ページに存在することを検出する場合、
実効アドレスのペー、２内アドレス（実効アドレス下位
ｎビット）の上位ｎ−ｍビットのみを参照する。この第
２の実施例は、第１の実施例のように検出を行なうので
はなく、実効アドレスのページ内アドレスｎ−ｍ十にビ
ットおよびオペランド長の上位にビット分を参照するこ
とによってオペランドデータが確実に同一ページに存在
することを検出する。ここで第２の実施例の説明におい
ては先に説明した第１の実施例との相違点のみについて
説明する。

第４図、第５図、第６図、および第７図を参照すると、
マシンサイクルＴ３において、ＡＡＬＵ３０はレジスタ
１１とレジスタ１２とレジスタ１３の内容を加算し実効
アドレスａ１を生成する。このタイミングにおいてＡＡ
ＬＵ３０により生成された実効アドレスａ１の下位１２
ビツト中の上位５ビツト（１２−８＋１．に＝１と仮定
）は、信号線５９，６０，６１．６２および８０を介し
て検出回路７７に送出され、又聞−のタイミングにおい
てレジスタ１４に保持されたオペランド長上位１ビツト
（Ｋ＝１のため）がレジスタ１６から信号線７９を介し
てセレクタ７６を制御し信号線７８を介して検出回路７
７に送出される。信号線５９．６０，６１．および６２
を介して検出回路７７に送出された実効アドレス下位１
２ピツ）中の上位４ビツトはＮＡＮＤゲート３２に入力
されＮＡＮＤゲート３２出力は信号線８１を介してＯＲ
ゲート８４へ供給される。又信号線８０を介して検出回
路７７へ送出された実効アドレスａ１の下位１２ビツト
中の上位から５ビツト目は信号線７８を介して制御回路
７７へ入力されたオペランド長の上位１ビツトとともに
ＮＯＲゲート８３へ入力されＮＯＲゲート８３の出力は
信号線８２を介してＯＲゲート８４へ送出される。ＯＲ
ゲート８４はＮＡＮＤゲート３２およびＮＯＲゲート８
３を入力しＯＲゲート８４出力を信号線７４を介して分
岐指示回路５８へ送出する。

以上の構成により実効アドレスａ１の下位１２ビツト中
の上位４ビツトが全て“１ｎでないかあるいは実効アド
レスａ１の下位１２ビツト中の上位から５ビツト目とオ
ペランド長の上位１ビツトの両方が“０”の場合に、オ
ペランドが確実に同一ページ内にあることが確認したこ
とを示す。ここで上述の条件によりオペランドが確実に
同一ページ内にあることが確認できる理由を説明する。

実効アドレスａ１の下位１２ビット中上位４ビットが全
て“ｌ”でなければオペランドが確実に同一ページ内に
存在することは、第１の実施例〉ですでに述べているの
で省略する。実効アドレスａ１のＦ位１２ビット中の上
位から５ビツト目およびオペランド長の−Ｌ位１ビット
の両方が０″であれはオペランドが確実に同一ページ内
に存在することになる理由について説明する。前述のよ
うに本実施例ではページサイズは２１２バイトでありＭ
ＶＣ命令の最大オペランド長は２８バイトである。この
ため、以下の表２に示すように実効アドレスａ１の下位
１２ビツト中の上位から５ビツト目およびオペランド長
の上位１ビツトの両方が“０′°である場合の最大値同
志を足してもページアドレスの最下位ヒツトへの桁上り
はありえない。

表２以」二のメカニズムによりオペランドが確実にページ内
に存在することを検出している。この第２の実施例にお
いて第１の実施例と相異する部分は実効アドレスａ１及
びａ２生成時の第１の実施例の検出回路５７と第２の実
施例の検出回路７７との動作の相異のみである。

〔発明の効果〕

以上説明したように本発明の第１の実施例はＭＶＣ命令
等の実行時アドレス生成によって生成された実効アドレ
スの下位ｎビット中の上位（ｎ−ｍ）ビット分を参照し
オペランドデータが確実に同一ページ内に存在すること
を検出しオペランドデータが確実に同一ページ内に存在
することが検出された場合に不必要なチェックリクエス
トを発行しないことにより高速にＭＶＣ命令等のリクエ
スト処理を行なうことができる。

本発明の第２の実施例は、ＭＶＣ命令等の実行時アドレ
ス生成により生成された実効アドレスの下位ｎビット中
の上位（ｎ−ｍ＋ＩＯビット分およびオペランド長上位
にビット分を参照し、オペランドデータが同一ページ内
に存在することを本発明の第１の実施例より高い精度で
検出し、オペランドデータが確実に同一ページ内に存在
することが検出された場合、不必要なチェックリクエス
トの発行しないことを特徴とする。本発明の第２の実施
例はこの特徴によりＭＶＣ命令等のリクエスト処理を高
速化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示す図；第２図は第１図の検出回路５７の構成を示す図；第３図は第１図の分岐指示回路５８の構成を示す図；第４図、第５図２、第６図、および第７図は本発明の第
１の実施例の動作を説明するための図；第８図は本発明
の実施例に用いられるＭＶＣ命令の制御ファームウェア
の動作を説明するためのフローチャート；第９図は本発明の実施例に用いたＭＶＣ命令の命令形式
を示す図；第１０図はオペランド長の補正メカニズムを示す図；第１１図は本発明の第２の実施例の構成を示す図；およ
び第１２図は第１１図の検出回路７７の構成を示す図であ
る。図において、１〜４．９〜１８・・・・・・レジスタ。５．６・・・・・・インデクスンジスタ群（汎用レジス
タ群）、７．８・・・・・・ペースレジスタ群、１９・
・・・・・制御記憶−２０〜２９・・・・・・セレクタ
、３０・・・・・・実効アドレス生成用３入力加算器（
ＡＡＬＵ）、３１・・・・・・オペランドレングス生成
用加算器（ＡＬＵ）。３２・・・・・・ナントゲート、３３〜３７・・・・・
・アンドゲート、３８・・・・・・オアゲート、３９〜
５６．５９〜７４・・・・・・信号線、５７・・・・・
・検出回路、５８・・・・・・分岐指示回路、７５・・
・・・・デコーダ、７６・・・・・・セレクタ、７７・
・・・・・検出回路、７８．７９．８０．８１．８２・
・・・・・信号線、８３・・・・・・ノアゲート、８４
・・・・・・オアゲート。代理人　弁理士　　内　原　　　音奴多ｆｏｃ図粥／θＤ閃斧　Ｌｆｆｋｙ−ノ〆

Claims

【特許請求の範囲】

（１）オン・ディマンド・ページング処理により主記憶
の管理を２＾ｎバイト単位のページサイズで行ない、命
令またはオペレーションの実行を最大２＾ｍ（ｎ＞ｍ）
バイトのオペランド単位で行なう可変長のオペランド長
を持つ命令を実行するリクエスト制御装置であって、アドレスを生成するためのアドレス生成手段と、このアドレス生成手段により生成された実効アドレスの
下位ｎビット中の上位（ｎ−ｍ）ビット分を参照するこ
とによりオペランドデータが同一のページに存在してい
ることを確認する確認手段と、この確認手段により該オペランドデータが同一ページに
存在していることを確認した場合、メモリへのリクエス
トを変更し不必要なチェックリクエストの発行を省略す
る手段とを含むことを特徴とするリクエスト制御装置。
（２）オン・ディマンド・ページング処理により主記憶
の管理を２＾ｎバイト単位のページサイズで行ない、命
令またはオペレーションの実行を最大２＾ｍ（ｎ＞ｍ）
バイトのオペランド単位で行なう可変長のオペランド長
を持つ命令を実行するリクエスト制御装置であって、アドレスを生成するためのアドレス生成手段と、このアドレス生成手段により生成された実効アドレスの
下位ｎビット中の上位（ｎ−ｍ＋ｋ）ビット分およびオ
ペランド長の上位ｋビット分を参照することによりオペ
ランドデータが同一のページに存在していることを確認
する確認手段と、この確認手段によりオペランドデータが同一ページに存
在していることを確認した場合、メモリへのリクエスト
を変更し不必要なチェックリクエストの発行を省略する
手段とを含むことを特徴とするリクエスト制御装置。