JPH0510694B2 - - Google Patents
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- JPH0510694B2 JPH0510694B2 JP60065620A JP6562085A JPH0510694B2 JP H0510694 B2 JPH0510694 B2 JP H0510694B2 JP 60065620 A JP60065620 A JP 60065620A JP 6562085 A JP6562085 A JP 6562085A JP H0510694 B2 JPH0510694 B2 JP H0510694B2
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔概要〕
バツフアメモリ機構を備えたデータ処理装置で
あつて、あるメモリ番地の内容を読み出し、演算
を施した後、同一番地に書き込む形式の命令（イ
ミデイエート命令）を、上記バツフアメモリ制御
部内の連続処理によつて実行するデータ処理方法
において、該バツフアメモリからのデータの読み
出す際、必要とするデータが、該バツフアメモリ
に存在しなかつた時、主記憶装置からｎバイト×
ｍ回（ｎは正の整数、ｍは正の整数、又は偶数）
で転送され、その先頭のｎバイト、或いは2nバ
イトが、該バツフアメモリ（BS）に書き込まれ
るムーブインの動作完了FMCを示す信号を出力
する手段を設けて、上記先頭のｎバイト、又は、
2nバイトのムーブインの動作完了FMCを示す信
号の検出を契機として、該バツフアメモリに対す
るフエツチアクセス、及び、ストアアクセスを行
うことにより、上記イミデイエート命令の処理時
間の短縮を図るようにしたものである。
あつて、あるメモリ番地の内容を読み出し、演算
を施した後、同一番地に書き込む形式の命令（イ
ミデイエート命令）を、上記バツフアメモリ制御
部内の連続処理によつて実行するデータ処理方法
において、該バツフアメモリからのデータの読み
出す際、必要とするデータが、該バツフアメモリ
に存在しなかつた時、主記憶装置からｎバイト×
ｍ回（ｎは正の整数、ｍは正の整数、又は偶数）
で転送され、その先頭のｎバイト、或いは2nバ
イトが、該バツフアメモリ（BS）に書き込まれ
るムーブインの動作完了FMCを示す信号を出力
する手段を設けて、上記先頭のｎバイト、又は、
2nバイトのムーブインの動作完了FMCを示す信
号の検出を契機として、該バツフアメモリに対す
るフエツチアクセス、及び、ストアアクセスを行
うことにより、上記イミデイエート命令の処理時
間の短縮を図るようにしたものである。
本発明は、バツフアメモリ機構を備えたデータ
処理装置において、同一のメモリ番地に対する読
み出しと、書き込みとを連続して実行する際の、
バツフアメモリ制御方法に関する。
処理装置において、同一のメモリ番地に対する読
み出しと、書き込みとを連続して実行する際の、
バツフアメモリ制御方法に関する。
一般に、データ処理装置においては、中央処理
装置が主記憶装置をフエツチして得られたデータ
を、主記憶装置より容量は小さいがアクセスタイ
ムの短いバツフアメモリに蓄積し、以後のメモリ
フエツチにおいては、所要のデータが上記バツフ
アメモリにあると、該バツフアメモリとの間でメ
モリアクセスを行い、所要のデータが該バツフア
メモリに存在しない時には、主記憶装置から当該
データを含む１ブロツクデータを、バツフアメモ
リにムーブインした後、該バツフアメモリをアク
セスするようにして、見掛け上のメモリアクセス
速度を向上させるバツフアメモリ機構を備えてい
る。
装置が主記憶装置をフエツチして得られたデータ
を、主記憶装置より容量は小さいがアクセスタイ
ムの短いバツフアメモリに蓄積し、以後のメモリ
フエツチにおいては、所要のデータが上記バツフ
アメモリにあると、該バツフアメモリとの間でメ
モリアクセスを行い、所要のデータが該バツフア
メモリに存在しない時には、主記憶装置から当該
データを含む１ブロツクデータを、バツフアメモ
リにムーブインした後、該バツフアメモリをアク
セスするようにして、見掛け上のメモリアクセス
速度を向上させるバツフアメモリ機構を備えてい
る。
このようなバツフアメモリ機構を有するデータ
処理装置において、同一のメモリ番地に対する読
み出しと、書き込みとを連続して行う、例えば、
イミデイエート命令を実行する場合、若し当該ア
ドレスのデータが、該バツフアメモリに存在しな
いと、主記憶装置から該データを先頭の、例え
ば、ｎバイト中に含む１ブロツク（例えば、64バ
イト）のデータがバツフアメモリにムーブインさ
れる為、該ムーブイン動作中に、上記イミデイエ
ート命令の実行に必要なオペランドデータ（例え
ば、先頭のｘバイト）が、上記バツフアメモリに
登録されていることになる。
処理装置において、同一のメモリ番地に対する読
み出しと、書き込みとを連続して行う、例えば、
イミデイエート命令を実行する場合、若し当該ア
ドレスのデータが、該バツフアメモリに存在しな
いと、主記憶装置から該データを先頭の、例え
ば、ｎバイト中に含む１ブロツク（例えば、64バ
イト）のデータがバツフアメモリにムーブインさ
れる為、該ムーブイン動作中に、上記イミデイエ
ート命令の実行に必要なオペランドデータ（例え
ば、先頭のｘバイト）が、上記バツフアメモリに
登録されていることになる。
こうした事情に鑑み、該ムーブイン中のデータ
に対して、上記イミデイエート命令を実行するこ
とを考えると、該イミデイエート命令を高速に実
行することが期待できる。
に対して、上記イミデイエート命令を実行するこ
とを考えると、該イミデイエート命令を高速に実
行することが期待できる。
同一メモリ番地に対する読み出しと、書き込み
が行われるイミデイエート命令には、例えば、第
５図に示すような命令体系の３種の命令がある。
が行われるイミデイエート命令には、例えば、第
５図に示すような命令体系の３種の命令がある。
AND IMMEDIATE命令
本図ａで示す命令語で表現され、Ｂ１（ベース
レジスタ）と、Ｄ１（変位）によつて定義される
オペランドアドレスの内容と、Ｉ２の内容との論
理積を作つて、上記同じオペランドアドレスにス
トアする。
レジスタ）と、Ｄ１（変位）によつて定義される
オペランドアドレスの内容と、Ｉ２の内容との論
理積を作つて、上記同じオペランドアドレスにス
トアする。
OR IMMEDIATE命令
本図ｂで示す命令語で表現され、Ｂ１（ベース
レジスタ）と、Ｄ１（変位）によつて定義される
オペランドアドレスの内容と、Ｉ２の内容との論
理和を作つて、上記同じオペランドアドレスにス
トアする。
レジスタ）と、Ｄ１（変位）によつて定義される
オペランドアドレスの内容と、Ｉ２の内容との論
理和を作つて、上記同じオペランドアドレスにス
トアする。
EOR IMMEDIATE命令
本図ｃで示す命令語で表現され、Ｂ１（ベース
レジスタ）と、Ｄ１（変位）によつて定義される
オペランドアドレスの内容と、Ｉ２の内容との排
他的論理和を作つて、上記同じオペランドアドレ
スにストアする。
レジスタ）と、Ｄ１（変位）によつて定義される
オペランドアドレスの内容と、Ｉ２の内容との排
他的論理和を作つて、上記同じオペランドアドレ
スにストアする。
これらの命令は、前記バツフアメモリ制御部内
において、フエツチ（読み出し）と、ストア（書
き込み）とを連続的に行わせる制御（即ち、
FCH＆STオペレーシヨン）を、パイプライン制
御回路に投入することによつて実行される。
において、フエツチ（読み出し）と、ストア（書
き込み）とを連続的に行わせる制御（即ち、
FCH＆STオペレーシヨン）を、パイプライン制
御回路に投入することによつて実行される。
上記FCH＆STオペレーシヨンに関連する部分
をブロツク図で示したものが、第６図，第７図で
あつて、第６図はｎバイト×ｍ回（ｎ，ｍは正の
整数）の転送で、バツフアメモリにムーブインさ
れｎバイト単位で書き込みが行われる例を示して
おり、第７図はｎバイト×ｍ回（ｎは正の整数、
ｍは正の偶数）の転送でバツフアメモリにムーブ
インされ、２バイト単位で同時に該バツフアメモ
リへの書き込みが行われる例を示している。
をブロツク図で示したものが、第６図，第７図で
あつて、第６図はｎバイト×ｍ回（ｎ，ｍは正の
整数）の転送で、バツフアメモリにムーブインさ
れｎバイト単位で書き込みが行われる例を示して
おり、第７図はｎバイト×ｍ回（ｎは正の整数、
ｍは正の偶数）の転送でバツフアメモリにムーブ
インされ、２バイト単位で同時に該バツフアメモ
リへの書き込みが行われる例を示している。
第６図において、１はセツトアソシアテイブ方
式のバツフアメモリ（BS）、２は演算部（EU）、
２１はオペランドワードレジスタ（以下、OWR
と云う）、３はムーブインレジスタ（以下、MIR
と云う）、４はバツフアデータインレジスタ（以
下、BDIRと云う）５はストアデータレジスタ
（以下、SDRと云う）、６はストアバツフア（以
下、STBと云う）、である。上記パイプライン制
御回路は公知のものであるので、特に示していな
い。
式のバツフアメモリ（BS）、２は演算部（EU）、
２１はオペランドワードレジスタ（以下、OWR
と云う）、３はムーブインレジスタ（以下、MIR
と云う）、４はバツフアデータインレジスタ（以
下、BDIRと云う）５はストアデータレジスタ
（以下、SDRと云う）、６はストアバツフア（以
下、STBと云う）、である。上記パイプライン制
御回路は公知のものであるので、特に示していな
い。
本図に示した従来方式においては、主記憶装置
からバツフアメモリ（BS）１へのムーブインデ
ータはｎバイト×ｍ回（ｎ，ｍは正の整数）で転
送され、ｎバイト単位で書き込まれる所に特徴が
ある。
からバツフアメモリ（BS）１へのムーブインデ
ータはｎバイト×ｍ回（ｎ，ｍは正の整数）で転
送され、ｎバイト単位で書き込まれる所に特徴が
ある。
従つて、例えば８バイト単位の転送で、１ブロ
ツク64バイトのデータを転送する場合には、合計
８回のバツフアメモリ（BS）１への書き込みが
行われることになる。
ツク64バイトのデータを転送する場合には、合計
８回のバツフアメモリ（BS）１への書き込みが
行われることになる。
上記イミデイエート命令によつて、本図のよう
なバツフアメモリからデータをフエツチ＆ストア
しようとした時、 (1) 必要とするデータがバツフアメモリ（BS）
１にある場合には、上記FCH＆STオペレーシ
ヨンがパイプライン制御回路に投入されること
により、該フエツチされたデータは、演算部
（EU）２に送出され、当該演算が施された後、
OWR２１，SDR５，BDIR４を経て、バツフ
アメモリ（BS）１にストアされると共に、
STB６を通して、主記憶装置（図示せず）へ
もストアされる。
なバツフアメモリからデータをフエツチ＆ストア
しようとした時、 (1) 必要とするデータがバツフアメモリ（BS）
１にある場合には、上記FCH＆STオペレーシ
ヨンがパイプライン制御回路に投入されること
により、該フエツチされたデータは、演算部
（EU）２に送出され、当該演算が施された後、
OWR２１，SDR５，BDIR４を経て、バツフ
アメモリ（BS）１にストアされると共に、
STB６を通して、主記憶装置（図示せず）へ
もストアされる。
(2) 必要とするデータがバツフアメモリ（BS）
１にない場合、即ちLine Missing時には、該
バツフアメモリ（BS）１がセツトアソシアテ
イブ方式のバツフアメモリであるので、64バイ
トのブロツクフエツチが行われる。即ち、 メモリ制御部（MCU）を通して、主記憶装置
にブロツクフエツチ要求を出し、64バイトのブロ
ツクデータを８バイト単位でムーブインする時、
最初の８バイトデータの内のｘバイト（例えば、
１バイト、一般には１≦ｘ≦８）を、MIR３か
らバイパス通路（BYPASS）を通して、演算部
（EU）２に送出し、64バイトデータの総てのデー
タのムーブイン完了後、該バツフアメモリ（BS）
１に対する上記、FCH＆STオペレーシヨンのス
トア（ST）を行つていた。
１にない場合、即ちLine Missing時には、該
バツフアメモリ（BS）１がセツトアソシアテ
イブ方式のバツフアメモリであるので、64バイ
トのブロツクフエツチが行われる。即ち、 メモリ制御部（MCU）を通して、主記憶装置
にブロツクフエツチ要求を出し、64バイトのブロ
ツクデータを８バイト単位でムーブインする時、
最初の８バイトデータの内のｘバイト（例えば、
１バイト、一般には１≦ｘ≦８）を、MIR３か
らバイパス通路（BYPASS）を通して、演算部
（EU）２に送出し、64バイトデータの総てのデー
タのムーブイン完了後、該バツフアメモリ（BS）
１に対する上記、FCH＆STオペレーシヨンのス
トア（ST）を行つていた。
具体的に述べると、通常主記憶装置からのムー
ブインされる１ブロツクは、64バイト境界の連続
した64バイトからなり、バツフアメモリ（BS）
１への転送単位は８バイト境界の連続した８バイ
トであつて、先ず最初の８バイトがMIR３にセ
ツトされ、マルチプレクサ３１１，BDIR４を通
して、バツフアメモリ（BS）１に第１回目の書
き込みが行われる。
ブインされる１ブロツクは、64バイト境界の連続
した64バイトからなり、バツフアメモリ（BS）
１への転送単位は８バイト境界の連続した８バイ
トであつて、先ず最初の８バイトがMIR３にセ
ツトされ、マルチプレクサ３１１，BDIR４を通
して、バツフアメモリ（BS）１に第１回目の書
き込みが行われる。
以降、同じ動作が繰り替えされて、メモリ制御
部（MCU）からムーブインされ、 ８バイト×８回＝64バイト の８回の書き込み動作によつて、総てのブロツク
フエツチを完了していた。
部（MCU）からムーブインされ、 ８バイト×８回＝64バイト の８回の書き込み動作によつて、総てのブロツク
フエツチを完了していた。
上記ムーブイン動作時、最初の８バイトデータ
がムーブインレジスタMIR３にセツトされると、
該８バイトデータ内の先頭のｘバイト（例えば、
１バイト、一般には１≦ｘ≦８）が、即バイパス
ルート（BYPASS）を通して、演算部（EU）２
に送出される。
がムーブインレジスタMIR３にセツトされると、
該８バイトデータ内の先頭のｘバイト（例えば、
１バイト、一般には１≦ｘ≦８）が、即バイパス
ルート（BYPASS）を通して、演算部（EU）２
に送出される。
この時、該64バイトデータ中の、各８バイト毎
にフラグ(F)１１を持ち、上記８バイトのムーブイ
ンが終了する毎に、各フラグ(F)を“１”とする。
にフラグ(F)１１を持ち、上記８バイトのムーブイ
ンが終了する毎に、各フラグ(F)を“１”とする。
そして、64バイトの総てのフラグ(F)が“１”と
なつた時に、ムーブイン完了信号（MI−Ｃ）（後
述の第８図のタイムチヤート参照）をオンとす
る。
なつた時に、ムーブイン完了信号（MI−Ｃ）（後
述の第８図のタイムチヤート参照）をオンとす
る。
この時点において、既に演算部（EU）２にお
いて演算された結果を、バツフアメモリ（BS）
１にストアする為のプライオリテイ(P)が立てら
れ、上記パイプラインに投入され、Ｗサイクルに
おいて、SDR５にセツトされ、Ｓサイクルにお
いて、BDIR４を通して、バツフアメモリ（BS）
１の当該エリアにストアされる。
いて演算された結果を、バツフアメモリ（BS）
１にストアする為のプライオリテイ(P)が立てら
れ、上記パイプラインに投入され、Ｗサイクルに
おいて、SDR５にセツトされ、Ｓサイクルにお
いて、BDIR４を通して、バツフアメモリ（BS）
１の当該エリアにストアされる。
この時の動作をタイムチヤートで示すと、第８
図の通りとなる。
図の通りとなる。
本図において、
Ｐ：プライオリテイサイクル。
Ｔ：アドレス変換バツフア（TLB）、及びバツ
フアメモリのタグ部をアクセスするサイクル。
フアメモリのタグ部をアクセスするサイクル。
Ｂ：バツフアサイクル。
Ｒ：演算結果が出力されるリザルトサイクル。
Ｗ：中央処理装置内レジスタへの書き込みサイ
クル。
クル。
Ｓ：バツフアメモリ（BS）へのストアサイク
ル。
ル。
を示している。
先ずＰサイクルにおいて、FCH＆ST REQが
立ち、Ｔサイクルでバツフアメモリ（BS）１の
タグ部を検索して、所望のデータが存在しないこ
とが認識されると、ＲサイクルにおいてLine
Missing（LMD）となり、メモリ制御部（MCU）
を通して、主記憶装置に対しブロツクフエツチ要
求（MSREQ）を送出する。
立ち、Ｔサイクルでバツフアメモリ（BS）１の
タグ部を検索して、所望のデータが存在しないこ
とが認識されると、ＲサイクルにおいてLine
Missing（LMD）となり、メモリ制御部（MCU）
を通して、主記憶装置に対しブロツクフエツチ要
求（MSREQ）を送出する。
その後、メモリ制御部（MCU）から何サイク
ル後にデータを転送すると云う信号が送られてく
るので、そのタイミングに合わせて、バツフアメ
モリ制御部内において、ムーブインのプライオリ
テイ(P)を立て、パイプライン制御回路に投入す
る。
ル後にデータを転送すると云う信号が送られてく
るので、そのタイミングに合わせて、バツフアメ
モリ制御部内において、ムーブインのプライオリ
テイ(P)を立て、パイプライン制御回路に投入す
る。
この時のオペレーシヨンはストアオペレーシヨ
ンであるので、パイプライン制御回路において
は、Ｐ，Ｗ，Ｓの３ステージが基本動作となる。
ンであるので、パイプライン制御回路において
は、Ｐ，Ｗ，Ｓの３ステージが基本動作となる。
従つて、８バイト毎に、上記Ｐ，Ｗ，Ｓのパイ
プライン動作が実行され、第８回目のストアオペ
レーシヨンが開始された時点で、ムーブイン完了
（上記、MI−Ｃ）となり、演算部（EU）２での
演算結果を、バツフアメモリ（BS）１にストア
する為のプライオリテイ(P)が立てられ、そのＷサ
イクルにおいて、該演算結果が演算部（EU）２
内のOWR２１から、SDR５にセツトされ、Ｓサ
イクルにおいて、該SDR５からBDIR４を通し
て、当該エリアにストアされることにより、一連
のFCH＆STオペレーシヨンが完了する。
プライン動作が実行され、第８回目のストアオペ
レーシヨンが開始された時点で、ムーブイン完了
（上記、MI−Ｃ）となり、演算部（EU）２での
演算結果を、バツフアメモリ（BS）１にストア
する為のプライオリテイ(P)が立てられ、そのＷサ
イクルにおいて、該演算結果が演算部（EU）２
内のOWR２１から、SDR５にセツトされ、Ｓサ
イクルにおいて、該SDR５からBDIR４を通し
て、当該エリアにストアされることにより、一連
のFCH＆STオペレーシヨンが完了する。
但し、上記ストアパイプラインＰ，Ｗ，Ｓのプ
ライオリテイ(P)は、メモリ制御部（MCU）から
のデータが毎サイクル送られてくるとは限らない
ので、数τ遅れることがある。
ライオリテイ(P)は、メモリ制御部（MCU）から
のデータが毎サイクル送られてくるとは限らない
ので、数τ遅れることがある。
次に、第７図の従来方式においては、主記憶装
置からバツフアメモリ（BS）１へのデータ転送
が、ｎバイト×ｍ回（ｎは正の整数、ｍは正の偶
数）で行われ、2nバイト単位で同時に書き込ま
れる所に特徴がある。
置からバツフアメモリ（BS）１へのデータ転送
が、ｎバイト×ｍ回（ｎは正の整数、ｍは正の偶
数）で行われ、2nバイト単位で同時に書き込ま
れる所に特徴がある。
本図において、第６図と同じ記号は、同じ対象
物を示し、特にムーブインレジスタとしてMIR
EVN３１と、MIR ODD３２が設けられ、バツ
フアデータインレジスタとしてBDIR EVN４
１，BDIR ODD４２が設けられている所が異な
る。
物を示し、特にムーブインレジスタとしてMIR
EVN３１と、MIR ODD３２が設けられ、バツ
フアデータインレジスタとしてBDIR EVN４
１，BDIR ODD４２が設けられている所が異な
る。
上記イミデイエート命令によつて、本図のよう
なバツフアメモリからデータをフエツチ＆ストア
しようとした時、 (1) 必要とするデータがバツフアメモリ（BS）
１にある場合には、上記FCH＆STオペレーシ
ヨンがパイプライン制御回路に投入されること
により、該フエツチされたデータは、演算部
（EU）２に送出され、当該演算が施された後、
OWR２１，SDR５を経て、BDIR EVN４１、
又はBDIR ODD４２の何れかを通して、バツ
フアメモリ（BS）１にストアされると共に、
STB６を通して、主記憶装置（図示せず）へ
もストアされる。
なバツフアメモリからデータをフエツチ＆ストア
しようとした時、 (1) 必要とするデータがバツフアメモリ（BS）
１にある場合には、上記FCH＆STオペレーシ
ヨンがパイプライン制御回路に投入されること
により、該フエツチされたデータは、演算部
（EU）２に送出され、当該演算が施された後、
OWR２１，SDR５を経て、BDIR EVN４１、
又はBDIR ODD４２の何れかを通して、バツ
フアメモリ（BS）１にストアされると共に、
STB６を通して、主記憶装置（図示せず）へ
もストアされる。
(2) 必要とするデータがバツフアメモリ（BS）
１にない場合、即ちLine Missing時には、該
バツフアメモリ（BS）１がセツトアソシアテ
イブ方式のバツフアメモリであるので、64バイ
トのブロツクフエツチが行われる。即ち、 メモリ制御部（MCU）を通して、主記憶装置
にブロツクフエツチ要求を出し、64バイトのブロ
ツクデータを８バイト単位でムーブインする時、
最初の８バイトデータの内のｘバイト（例えば、
１バイト、一般には１≦ｘ≦８）を、MIR
EVN３１、又はMIR ODD３２の何れかからバ
イパス通路（BYPASS）を通して、演算部
（EU）２に送出し、64バイトデータの総てのデー
タのムーブイン完了後、該バツフアメモリ（BS）
１に対する上記、FCH＆STオペレーシヨンのス
トア（ST）を行つていた。
１にない場合、即ちLine Missing時には、該
バツフアメモリ（BS）１がセツトアソシアテ
イブ方式のバツフアメモリであるので、64バイ
トのブロツクフエツチが行われる。即ち、 メモリ制御部（MCU）を通して、主記憶装置
にブロツクフエツチ要求を出し、64バイトのブロ
ツクデータを８バイト単位でムーブインする時、
最初の８バイトデータの内のｘバイト（例えば、
１バイト、一般には１≦ｘ≦８）を、MIR
EVN３１、又はMIR ODD３２の何れかからバ
イパス通路（BYPASS）を通して、演算部
（EU）２に送出し、64バイトデータの総てのデー
タのムーブイン完了後、該バツフアメモリ（BS）
１に対する上記、FCH＆STオペレーシヨンのス
トア（ST）を行つていた。
具体的に述べると、通常主記憶装置からのムー
ブインされる１ブロツクは、前述のように64バイ
ト境界の連続した64バイトからなり、バツフアメ
モリ（BS）１への転送単位は８バイト境界の連
続した８バイトであつて、偶数、又は奇数アドレ
スの８バイトと、続く奇数、又は偶数アドレスの
８バイトのデータが、それぞれムーブインレジス
タ（MIR EVN）３１、（MIR ODD）３２の何
れかにセツトされ、16バイトデータに揃つた時点
において、マルチプレクサ３１１，３２１、及び
バツフアデータインレジスタ（BDIR EVN）４
１、（BDIR ODD）４２を通して、バツフアメモ
リ（BS）１に第１回目の書き込みが行われる。
ブインされる１ブロツクは、前述のように64バイ
ト境界の連続した64バイトからなり、バツフアメ
モリ（BS）１への転送単位は８バイト境界の連
続した８バイトであつて、偶数、又は奇数アドレ
スの８バイトと、続く奇数、又は偶数アドレスの
８バイトのデータが、それぞれムーブインレジス
タ（MIR EVN）３１、（MIR ODD）３２の何
れかにセツトされ、16バイトデータに揃つた時点
において、マルチプレクサ３１１，３２１、及び
バツフアデータインレジスタ（BDIR EVN）４
１、（BDIR ODD）４２を通して、バツフアメモ
リ（BS）１に第１回目の書き込みが行われる。
以降同じ動作が繰り返されて、上記64バイトの
ブロツクデータが、８回に分けられて、メモリ制
御部（MCU）からムーブインされ、結局 16バイト×４回＝64バイト の４回の書き込み動作によつて、総てのブロツク
フエツチを完了していた。
ブロツクデータが、８回に分けられて、メモリ制
御部（MCU）からムーブインされ、結局 16バイト×４回＝64バイト の４回の書き込み動作によつて、総てのブロツク
フエツチを完了していた。
上記ムーブイン動作時、最初の８バイトデータ
がムーブインレジスタ（MIR EVN）３１、又
は（MIR ODD）３２にセツトされると、該８バ
イトデータの内の先頭のｘバイト（例えば、１バ
イト、一般には１≦ｘ≦８バイト）が、即バイパ
スルート（BYPASS）を通して、演算部（EU）
２に送出される。
がムーブインレジスタ（MIR EVN）３１、又
は（MIR ODD）３２にセツトされると、該８バ
イトデータの内の先頭のｘバイト（例えば、１バ
イト、一般には１≦ｘ≦８バイト）が、即バイパ
スルート（BYPASS）を通して、演算部（EU）
２に送出される。
この時、該64バイトデータ中の、各８バイト毎
にフラグ(F)１１を持ち、上記16バイトのムーブイ
ンが終了する毎に、各フラグ(F)を“１”とする。
にフラグ(F)１１を持ち、上記16バイトのムーブイ
ンが終了する毎に、各フラグ(F)を“１”とする。
そして、64バイトの総てのフラグ(F)が“１”と
なつた時に、ムーブイン完了信号（MI−Ｃ）を
オンとする。
なつた時に、ムーブイン完了信号（MI−Ｃ）を
オンとする。
この時点において、既に演算部（EU）２にお
いて演算された結果を、バツフアメモリ（BS）
１にストアする為のプライオリテイ(P)が立てら
れ、上記パイプラインに投入され、Ｗサイクルに
おいてSDR５にセツトされ、Ｓサイクルにおい
て、バツフアデータインレジスタ（BDIR
EVN）４１、又は（BDIR ODD）４２を通して
バツフアメモリ（BS）１の当該エリアにストア
される。
いて演算された結果を、バツフアメモリ（BS）
１にストアする為のプライオリテイ(P)が立てら
れ、上記パイプラインに投入され、Ｗサイクルに
おいてSDR５にセツトされ、Ｓサイクルにおい
て、バツフアデータインレジスタ（BDIR
EVN）４１、又は（BDIR ODD）４２を通して
バツフアメモリ（BS）１の当該エリアにストア
される。
この時の動作をタイムチヤートで示すと、第９
図の通りとなり、第８図と同じ記号は同じ処理を
示している。
図の通りとなり、第８図と同じ記号は同じ処理を
示している。
この方式においても、Line Missing（LMD）
時に、主記憶装置に対してブロツクフエツチ要求
（MSREQ）を送出し、バツフアメモリ制御部内
において、ムーブインのプライオリテイ(P)を立
て、パイプラインに投入する所迄は同じである
が、実行的にストアオペレーシヨンであるＰ，
Ｗ，Ｓの各ステージからなる該ムーブインオペレ
ーシヨンの動作が異なる。
時に、主記憶装置に対してブロツクフエツチ要求
（MSREQ）を送出し、バツフアメモリ制御部内
において、ムーブインのプライオリテイ(P)を立
て、パイプラインに投入する所迄は同じである
が、実行的にストアオペレーシヨンであるＰ，
Ｗ，Ｓの各ステージからなる該ムーブインオペレ
ーシヨンの動作が異なる。
即ち、８バイト＋８バイト＝16バイトが揃つた
所でバツフアメモリ（BS）１への書き込みが行
われるので、１回の書き込みの為のデータが揃う
のに2τかかる。従つて該ムーブインのプライオリ
テイ(P)は2τ毎にしか立たない。
所でバツフアメモリ（BS）１への書き込みが行
われるので、１回の書き込みの為のデータが揃う
のに2τかかる。従つて該ムーブインのプライオリ
テイ(P)は2τ毎にしか立たない。
従つて、16バイト（即ち、８＋８バイト）毎
に、上記Ｐ，Ｗ，Ｓのパイプライン動作が実行さ
れ、第４回目のストアオペレーシヨンが開始され
た時点で、ムーブイン完了（上記、MI−Ｃ）と
なり、演算部（EU）２での演算結果を、バツフ
アメモリ（BS）１にストアする為のプライオリ
テイ(P)が立てられ、そのＷサイクルにおいて、該
演算結果が演算部（EU）２内のオペランドワー
ドレジスタ（OWR）２１から、SDR５にセツト
され、Ｓサイクルにおいて、バツフアデータイン
レジスタ（BDIR EVN）４１、又は（BDIR
ODD）４２を通して、当該エリアにストアされ
ることにより、一連のFCH＆STオペレーシヨン
が完了する。
に、上記Ｐ，Ｗ，Ｓのパイプライン動作が実行さ
れ、第４回目のストアオペレーシヨンが開始され
た時点で、ムーブイン完了（上記、MI−Ｃ）と
なり、演算部（EU）２での演算結果を、バツフ
アメモリ（BS）１にストアする為のプライオリ
テイ(P)が立てられ、そのＷサイクルにおいて、該
演算結果が演算部（EU）２内のオペランドワー
ドレジスタ（OWR）２１から、SDR５にセツト
され、Ｓサイクルにおいて、バツフアデータイン
レジスタ（BDIR EVN）４１、又は（BDIR
ODD）４２を通して、当該エリアにストアされ
ることにより、一連のFCH＆STオペレーシヨン
が完了する。
この場合も、メモリ制御部（MCU）からデー
タが2τ毎に送られてくるとは限らないので、該ス
トアパイプラインのプライオリテイ(P)は数τ遅れ
ることがある。
タが2τ毎に送られてくるとは限らないので、該ス
トアパイプラインのプライオリテイ(P)は数τ遅れ
ることがある。
従つて、従来方式において、イミデイエート命
令を実行して、バツフアメモリ（BS）１がLine
Missingの時には、ｘバイトのオペランドデータ
の演算部（EU）２への転送は、第１回目のムー
ブイン動作時に、例えば該ムーブインされた８バ
イトデータの内のｘバイト（１≦ｘ≦８）が、ム
ーブインレジスタ（MIR３、又はMIR EVN３
１、又はMIR ODD３２）からバイパスルート
（BYPASS）で行われるが、上記従来方式におい
ては、一連のムーブイン動作の、例えば、ｎバイ
ト単位のムーブイン（主メモリからバツフアメモ
リへの書き込み）の完了タイミングを認識するこ
とができない為、該演算結果のバツフアメモリ
（BS）１へのストア動作は、前述の64バイトのブ
ロツクフエツチ動作の完了後、即ち、上記ムーブ
イン完了信号（MI−Ｃ）を検出した時点で行わ
れる結果、該イミデイエート命令の処理時間が長
くなると云う問題があつた。
令を実行して、バツフアメモリ（BS）１がLine
Missingの時には、ｘバイトのオペランドデータ
の演算部（EU）２への転送は、第１回目のムー
ブイン動作時に、例えば該ムーブインされた８バ
イトデータの内のｘバイト（１≦ｘ≦８）が、ム
ーブインレジスタ（MIR３、又はMIR EVN３
１、又はMIR ODD３２）からバイパスルート
（BYPASS）で行われるが、上記従来方式におい
ては、一連のムーブイン動作の、例えば、ｎバイ
ト単位のムーブイン（主メモリからバツフアメモ
リへの書き込み）の完了タイミングを認識するこ
とができない為、該演算結果のバツフアメモリ
（BS）１へのストア動作は、前述の64バイトのブ
ロツクフエツチ動作の完了後、即ち、上記ムーブ
イン完了信号（MI−Ｃ）を検出した時点で行わ
れる結果、該イミデイエート命令の処理時間が長
くなると云う問題があつた。
本発明は上記従来の欠点に鑑み、イミデイエー
ト命令で、Line Missingの時、ブロツクフエツ
チデータの先頭の８、又は16バイトのムーブイン
後には、既に該命令でFCH＆STオペレーシヨン
の対象となるデータが、バツフアメモリ（BS）
上に存在していることに着目して、64バイトのブ
ロツクフエツチの完了を待たないで、前述の第１
回目の８、又は16バイトのムーブインの完了
FMCを示す信号を検出する手段を設けて、該先
頭の８バイト、16バイトのムーブインの完了
FMCを契機に、バツフアメモリへのフエツチア
クセス、及びストアアクセスを行うようにして、
該イミデイエート命令の処理時間の短縮化を図る
方法を提供することを目的とするものである。
ト命令で、Line Missingの時、ブロツクフエツ
チデータの先頭の８、又は16バイトのムーブイン
後には、既に該命令でFCH＆STオペレーシヨン
の対象となるデータが、バツフアメモリ（BS）
上に存在していることに着目して、64バイトのブ
ロツクフエツチの完了を待たないで、前述の第１
回目の８、又は16バイトのムーブインの完了
FMCを示す信号を検出する手段を設けて、該先
頭の８バイト、16バイトのムーブインの完了
FMCを契機に、バツフアメモリへのフエツチア
クセス、及びストアアクセスを行うようにして、
該イミデイエート命令の処理時間の短縮化を図る
方法を提供することを目的とするものである。
〔問題点を解決する為の手段）
第１図は本発明の概念を示した図であつて、主
記憶装置のあるメモリ番地の内容を読み出し、演
算を施した後、同一番地に書き込む形式の命令、
例えば前述のイミデイエート命令を、前述のバツ
フアメモリ制御部内の連続処理によつて実行する
データ処理方法において、バツフアメモリ（BS）
１からのデータの読み出しの際、必要とするデー
タが該バツフアメモリ（BS）１に存在しなかつ
た時、 (1) 主記憶装置から該バツフアメモリ（BS）１
にｎバイトの単位で該バツフアメモリ（BS）
１への書き込みが行われる１ブロツクデータ１
１の先頭のｎバイト１１１が、該バツフアメモ
リ（BS）１に書き込まれムーブインされた時
点（即ち、First Move−in Complete、以下
この時点をFMC時点と云う）で、必要とする
ｘバイト（１≦ｘ≦ｎ）のデータをバツフアメ
モリ（BS）１から読み出して演算部に送出し、
その演算結果をバツフアメモリ（BS）１と主
記憶装置に書き込むように構成する。
記憶装置のあるメモリ番地の内容を読み出し、演
算を施した後、同一番地に書き込む形式の命令、
例えば前述のイミデイエート命令を、前述のバツ
フアメモリ制御部内の連続処理によつて実行する
データ処理方法において、バツフアメモリ（BS）
１からのデータの読み出しの際、必要とするデー
タが該バツフアメモリ（BS）１に存在しなかつ
た時、 (1) 主記憶装置から該バツフアメモリ（BS）１
にｎバイトの単位で該バツフアメモリ（BS）
１への書き込みが行われる１ブロツクデータ１
１の先頭のｎバイト１１１が、該バツフアメモ
リ（BS）１に書き込まれムーブインされた時
点（即ち、First Move−in Complete、以下
この時点をFMC時点と云う）で、必要とする
ｘバイト（１≦ｘ≦ｎ）のデータをバツフアメ
モリ（BS）１から読み出して演算部に送出し、
その演算結果をバツフアメモリ（BS）１と主
記憶装置に書き込むように構成する。
(2) 主記憶装置から該バツフアメモリ（BS）１
にｎバイト×ｍ回（ｎは正の整数、ｍは正の偶
数）で転送され、2nバイトの単位で該バツフ
アメモリ（BS）１への書き込みが行われる１
ブロツクデータ１１の先頭の2nバイト１１１
が、該バツフアメモリ（BS）１に書き込まれ
ムーブインされた時点（即ち、FMC時点）で、
必要とするｘバイト（１≦ｘ≦ｎ）のデータを
バツフアメモリ（BS）１から読み出し、演算
部（EU）に送出してその演算結果をバツフア
メモリ（BS）１と主記憶装置に書き込むよう
に構成する。
にｎバイト×ｍ回（ｎは正の整数、ｍは正の偶
数）で転送され、2nバイトの単位で該バツフ
アメモリ（BS）１への書き込みが行われる１
ブロツクデータ１１の先頭の2nバイト１１１
が、該バツフアメモリ（BS）１に書き込まれ
ムーブインされた時点（即ち、FMC時点）で、
必要とするｘバイト（１≦ｘ≦ｎ）のデータを
バツフアメモリ（BS）１から読み出し、演算
部（EU）に送出してその演算結果をバツフア
メモリ（BS）１と主記憶装置に書き込むよう
に構成する。
従つて、本発明においては、ムーブインレジス
タ（MIR）から演算部へ直接データを送出する
前述のバイパスルート（BYPASS）は不使用と
なる。
タ（MIR）から演算部へ直接データを送出する
前述のバイパスルート（BYPASS）は不使用と
なる。
即ち、本発明によれば、バツフアメモリ機構を
備えたデータ処理装置であつて、あるメモリ番地
の内容を読み出し、演算を施した後、同一番地に
書き込む形式の命令（イミデイエート命令）を、
上記バツフアメモリ制御部内の連続処理によつて
実行するデータ処理方法において、該バツフアメ
モリからのデータの読み出す際、必要とするデー
タが、該バツフアメモリに存在しなかつた時、主
記憶装置から該バツフアメモリ（BS）にｎバイ
ト×ｍ回（ｎは正の整数、ｍは正の整数、又は偶
数）で転送され、その先頭のｎバイト、或いは
2nバイトが該バツフアメモリ（BS）に書き込ま
れムーブインされた時点（FMC時点）を検出す
ることにより、該バツフアメモリ（BS）に対し
て、フエツチアクセス、及びストアアクセスを行
うようにしたものであるので、上記イミデイエー
ト命令の処理時間の短縮を図ることができる効果
がある。
備えたデータ処理装置であつて、あるメモリ番地
の内容を読み出し、演算を施した後、同一番地に
書き込む形式の命令（イミデイエート命令）を、
上記バツフアメモリ制御部内の連続処理によつて
実行するデータ処理方法において、該バツフアメ
モリからのデータの読み出す際、必要とするデー
タが、該バツフアメモリに存在しなかつた時、主
記憶装置から該バツフアメモリ（BS）にｎバイ
ト×ｍ回（ｎは正の整数、ｍは正の整数、又は偶
数）で転送され、その先頭のｎバイト、或いは
2nバイトが該バツフアメモリ（BS）に書き込ま
れムーブインされた時点（FMC時点）を検出す
ることにより、該バツフアメモリ（BS）に対し
て、フエツチアクセス、及びストアアクセスを行
うようにしたものであるので、上記イミデイエー
ト命令の処理時間の短縮を図ることができる効果
がある。
以下本発明の実施例を図面によつて詳述する。
第２図は本発明の一実施例をブロツク図で示した
ものであり、第３図は本発明の他の実施例をブロ
ツク図で示したものであり、第４図は本発明を実
施してイミデイエート命令を実行する時の動作を
タイムチヤートで示した図であり、第６図，第７
図、或いは第８図，第９図と同じ記号は同じ対象
物、又は処理を示している。
第２図は本発明の一実施例をブロツク図で示した
ものであり、第３図は本発明の他の実施例をブロ
ツク図で示したものであり、第４図は本発明を実
施してイミデイエート命令を実行する時の動作を
タイムチヤートで示した図であり、第６図，第７
図、或いは第８図，第９図と同じ記号は同じ対象
物、又は処理を示している。
本発明を実施して、イミデイエート命令を実行
する場合においても、Line Missing時には、主
記憶装置からメモリ制御部（MCU）を通して、
８バイト単位のムーブインが８回行われ、合計64
バイトのブロツクフエツチが行われるが、その
時、ムーブインレジスタ（MIR３，MIR EVN
３１、MIR ODD３２）に当該８バイトのムーブ
インデータがセツトされる動作は上記従来方式と
同じであるので、ここでは省略して、本発明の特
徴である。上記ムーブイン動作において、バツフ
アデータインレジスタ（BDIR）４、又は
（BDIR EVN）４１、（BDIR ODD）４２から１
ブロツクデータの最初の、例えば８バイト、或い
は16バイトがバツフアメモリ（BS）１にムーブ
インされた時点（FMC時点）で、バツフアメモ
リ（BS）１をアクセスして、該イミデイエート
命令を実行する動作を中心に説明する。
する場合においても、Line Missing時には、主
記憶装置からメモリ制御部（MCU）を通して、
８バイト単位のムーブインが８回行われ、合計64
バイトのブロツクフエツチが行われるが、その
時、ムーブインレジスタ（MIR３，MIR EVN
３１、MIR ODD３２）に当該８バイトのムーブ
インデータがセツトされる動作は上記従来方式と
同じであるので、ここでは省略して、本発明の特
徴である。上記ムーブイン動作において、バツフ
アデータインレジスタ（BDIR）４、又は
（BDIR EVN）４１、（BDIR ODD）４２から１
ブロツクデータの最初の、例えば８バイト、或い
は16バイトがバツフアメモリ（BS）１にムーブ
インされた時点（FMC時点）で、バツフアメモ
リ（BS）１をアクセスして、該イミデイエート
命令を実行する動作を中心に説明する。
(1) 先ず、図示していない主記憶装置からバツフ
アメモリ（BS）１にｎバイト×ｍ回（ｎ，ｍ
は正の整数）の転送でムーブインが行われ、ｎ
バイト単位に書き込まれる場合について説明す
る。
アメモリ（BS）１にｎバイト×ｍ回（ｎ，ｍ
は正の整数）の転送でムーブインが行われ、ｎ
バイト単位に書き込まれる場合について説明す
る。
前述のように、メモリ制御部（MCU）から
何サイクル後にデータが転送されると云う信号
が送られてくるので、そのタイミングに会わせ
てバツフアメモリ制御部内において、ムーブイ
ン為のプライオリテイ(P)を立てる。
何サイクル後にデータが転送されると云う信号
が送られてくるので、そのタイミングに会わせ
てバツフアメモリ制御部内において、ムーブイ
ン為のプライオリテイ(P)を立てる。
そして、第１回目のブロツクフエツチデータ
８バイトが、該ストアパイプライン（Ｐ，Ｗ，
Ｓ）のＷサイクルにおいてMIR３にセツトさ
れると、前述のFMC時点となる。
８バイトが、該ストアパイプライン（Ｐ，Ｗ，
Ｓ）のＷサイクルにおいてMIR３にセツトさ
れると、前述のFMC時点となる。
この時点で、バツフアメモリ（BS）１に対
して、イミデイエート命令を処理する為のプラ
イオリテイ(P)が立てられ、そのＢサイクルにお
いて、必要とするデータのｘバイト（１≦ｘ≦
ｎ）を演算部（EU）２に送出する。
して、イミデイエート命令を処理する為のプラ
イオリテイ(P)が立てられ、そのＢサイクルにお
いて、必要とするデータのｘバイト（１≦ｘ≦
ｎ）を演算部（EU）２に送出する。
該演算結果は、次のＲサイクルにおいて、演
算部（EU）２内のOWR２１にセツトされ、
ＷサイクルでSDR５に移され、Ｓサイクルに
おいてBDIR４を通してバツフアメモリ１に書
き込まれる。｛第４図イ，参照｝ 同時に、該演算結果はSTB６を経由してメ
モリ制御部（MCU）に送出される。
算部（EU）２内のOWR２１にセツトされ、
ＷサイクルでSDR５に移され、Ｓサイクルに
おいてBDIR４を通してバツフアメモリ１に書
き込まれる。｛第４図イ，参照｝ 同時に、該演算結果はSTB６を経由してメ
モリ制御部（MCU）に送出される。
又、上記Line Missingの検出に伴う、第２
回目以降のブロツクフエツチも継続して行われ
る。
回目以降のブロツクフエツチも継続して行われ
る。
(2) 次に主記憶装置からバツフアメモリ（BS）
１にｎバイト×ｍ回（ｎは正の整数、ｍは正の
偶数）の転送でムーブインされ、2nバイトが
揃つた時点で、該バツフアメモリ（BS）１に
書き込みが行われる場合について説明する。
１にｎバイト×ｍ回（ｎは正の整数、ｍは正の
偶数）の転送でムーブインされ、2nバイトが
揃つた時点で、該バツフアメモリ（BS）１に
書き込みが行われる場合について説明する。
先ず、第１回目のブロツクフエツチデータ８
バイトがストアパイプラインのＰサイクルにお
いて、MIR EVN３１、又はMIR ODD３２に
セツトされる。
バイトがストアパイプラインのＰサイクルにお
いて、MIR EVN３１、又はMIR ODD３２に
セツトされる。
次に、第２回目のブロツクフエツチデータ８
バイトが、ストアパイプラインのＷサイクルに
おいて、MIR ODD３２、又はMIR、EVN３
１にセツトされる。｛第４図ロ，参照｝ そして、16バイトが揃つたところで、バツフ
アメモリ（BS）１にムーブインされ、前述の
FMCとなる。この時点で、バツフアメモリに
対して、イミデイエート命令を処理する為のプ
ライオリテイ(P)が立てられ、そのＢサイクルに
おいて、必要とするデータのｘバイト（１≦ｘ
≦ｎ）を演算部（EU）２に送出する。
バイトが、ストアパイプラインのＷサイクルに
おいて、MIR ODD３２、又はMIR、EVN３
１にセツトされる。｛第４図ロ，参照｝ そして、16バイトが揃つたところで、バツフ
アメモリ（BS）１にムーブインされ、前述の
FMCとなる。この時点で、バツフアメモリに
対して、イミデイエート命令を処理する為のプ
ライオリテイ(P)が立てられ、そのＢサイクルに
おいて、必要とするデータのｘバイト（１≦ｘ
≦ｎ）を演算部（EU）２に送出する。
該演算結果は、次のＲサイクルにおいて、演
算部（EU）２内のOWR２１にセツトされ、
ＷサイクルでSDR５に移され、Ｓサイクルに
おいて、BDIR EVNE４１、又はBDIR ODD
４２を通して、バツフアメモリ（BS）１に書
き込まれる。｛第４図ロ参照｝ 同時に、上記イミデイエート命令の演算結果
は、STB６を経由してメモリ制御部（MCU）
に送出される。
算部（EU）２内のOWR２１にセツトされ、
ＷサイクルでSDR５に移され、Ｓサイクルに
おいて、BDIR EVNE４１、又はBDIR ODD
４２を通して、バツフアメモリ（BS）１に書
き込まれる。｛第４図ロ参照｝ 同時に、上記イミデイエート命令の演算結果
は、STB６を経由してメモリ制御部（MCU）
に送出される。
又、上記Line Missingの検出に伴う、第２
回目以降のブロツクフエツチも継続して行われ
る。
回目以降のブロツクフエツチも継続して行われ
る。
上記(1)，(2)の双方において、後続するブロツク
フエツチデータのムーブインを行う為のストアパ
イプラインのプライオリテイ(P)は、FCH＆STオ
ペレーシヨン（即ち、イミデイエート命令処理）
のプライオリテイ(P)より高い為、両者が衝突した
場合には、FCH＆STオペレーシヨンが1τ遅れる
ことになるが、ムーブイン動作が、常に規則正し
く行われるとは限らないので、本発明によつて当
該イミデイエート命令の処理時間の短縮を図るに
充分である。
フエツチデータのムーブインを行う為のストアパ
イプラインのプライオリテイ(P)は、FCH＆STオ
ペレーシヨン（即ち、イミデイエート命令処理）
のプライオリテイ(P)より高い為、両者が衝突した
場合には、FCH＆STオペレーシヨンが1τ遅れる
ことになるが、ムーブイン動作が、常に規則正し
く行われるとは限らないので、本発明によつて当
該イミデイエート命令の処理時間の短縮を図るに
充分である。
このように、本発明においては、イミデイエー
ト命令でLine Missingの時、64バイトのブロツ
クフエツチの完了を待つことなく、１回目のブロ
ツクフエツチデータ（８バイト）がMIR３にセ
ツトされるか、或いは第１回目のブロツクフエツ
チデータ（８バイト）と、次の第２回目のブロツ
クフエツチデータ（８バイト）とが、それぞれ
MIR EVN３１、又はMIR ODD３２にセツトさ
れた時点（即ち、FMC時点）で、バツフアメモ
リに対してイミデイエート命令を処理する為のプ
ライオリテイ(P)を立てる所に特徴がある。
ト命令でLine Missingの時、64バイトのブロツ
クフエツチの完了を待つことなく、１回目のブロ
ツクフエツチデータ（８バイト）がMIR３にセ
ツトされるか、或いは第１回目のブロツクフエツ
チデータ（８バイト）と、次の第２回目のブロツ
クフエツチデータ（８バイト）とが、それぞれ
MIR EVN３１、又はMIR ODD３２にセツトさ
れた時点（即ち、FMC時点）で、バツフアメモ
リに対してイミデイエート命令を処理する為のプ
ライオリテイ(P)を立てる所に特徴がある。
以上、詳細に説明したように、バツフアメモリ
機構を備えたデータ処理装置であつて、あるメモ
リ番地の内容を読み出し、演算を施した後、同一
番地に書き込む形式の命令（イミデイエート命
令）を、上記バツフアメモリ制御部内の連続処理
によつて実行するデータ処理方法において、該バ
ツフアメモリからのデータの読み出す際、必要と
するデータが、該バツフアメモリに存在しなかつ
た時、主記憶装置からｎバイト×ｍ回（ｎは正の
整数、ｍは正の整数、又は偶数）でムーブインさ
れ、その先頭のｎバイト、或いは2nバイトがム
ーブインされた時点（FMC時点）を検出するこ
とにより、該バツフアメモリに対して、フエツチ
アクセス、及びストアアクセスを行うようにした
ものであるので、上記イミデイエート命令の処理
時間の短縮を図ることができる効果がある。
機構を備えたデータ処理装置であつて、あるメモ
リ番地の内容を読み出し、演算を施した後、同一
番地に書き込む形式の命令（イミデイエート命
令）を、上記バツフアメモリ制御部内の連続処理
によつて実行するデータ処理方法において、該バ
ツフアメモリからのデータの読み出す際、必要と
するデータが、該バツフアメモリに存在しなかつ
た時、主記憶装置からｎバイト×ｍ回（ｎは正の
整数、ｍは正の整数、又は偶数）でムーブインさ
れ、その先頭のｎバイト、或いは2nバイトがム
ーブインされた時点（FMC時点）を検出するこ
とにより、該バツフアメモリに対して、フエツチ
アクセス、及びストアアクセスを行うようにした
ものであるので、上記イミデイエート命令の処理
時間の短縮を図ることができる効果がある。
第１図は本発明の概念を説明する図、第２図は
本発明の一実施例をブロツク図で示した図、第３
図は本発明の他の実施例をブロツク図で示した
図、第４図は本発明を実施して、イミデイエート
命令を実行した時の動作をタイムチヤートで示し
た図、第５図は本発明が有効に機能するイミデイ
エート命令の命令体系を示した図、第６図は１つ
の従来方式によつて、イミデイエート命令を実行
する時の関連機構をブロツク図で示した図、第７
図は他の従来方式によつて、イミデイエート命令
を実行する時の関連機構をブロツク図で示した
図、第８図は第６図の従来方式によつて、イミデ
イエート命令を実行する時の動作をタイムチヤー
トで示した図、第９図は第７図の従来方式によつ
て、イミデイエート命令を実行する時の動作をタ
イムチヤートで示した図、である。 図面において、１はバツフアメモリ（BS）、２
は演算部（EU）、２１はオペランドワードレジス
タ（OWR）、３はムーブインレジスタ（MIR）、
３１はムーブインレジスタ（MIR EVN）、３２
はムーブインレジスタ（MIR ODD）、４１はバ
ツフアデータインレジスタ（BDIR EVN）、４
２はバツフアデータインレジスタ（BDIR
ODD）、５はストアデータレジスタ（SDR）、６
はストアバツフア（STB）、Ｐ，Ｔ，Ｂ，Ｒ，
Ｗ，Ｓ，はパイプラインの各ステージ、FMCは
First Move−in Complete信号、をそれぞれ示
す。
本発明の一実施例をブロツク図で示した図、第３
図は本発明の他の実施例をブロツク図で示した
図、第４図は本発明を実施して、イミデイエート
命令を実行した時の動作をタイムチヤートで示し
た図、第５図は本発明が有効に機能するイミデイ
エート命令の命令体系を示した図、第６図は１つ
の従来方式によつて、イミデイエート命令を実行
する時の関連機構をブロツク図で示した図、第７
図は他の従来方式によつて、イミデイエート命令
を実行する時の関連機構をブロツク図で示した
図、第８図は第６図の従来方式によつて、イミデ
イエート命令を実行する時の動作をタイムチヤー
トで示した図、第９図は第７図の従来方式によつ
て、イミデイエート命令を実行する時の動作をタ
イムチヤートで示した図、である。 図面において、１はバツフアメモリ（BS）、２
は演算部（EU）、２１はオペランドワードレジス
タ（OWR）、３はムーブインレジスタ（MIR）、
３１はムーブインレジスタ（MIR EVN）、３２
はムーブインレジスタ（MIR ODD）、４１はバ
ツフアデータインレジスタ（BDIR EVN）、４
２はバツフアデータインレジスタ（BDIR
ODD）、５はストアデータレジスタ（SDR）、６
はストアバツフア（STB）、Ｐ，Ｔ，Ｂ，Ｒ，
Ｗ，Ｓ，はパイプラインの各ステージ、FMCは
First Move−in Complete信号、をそれぞれ示
す。
Claims (1)
- 【特許請求の範囲】 １ バツフアメモリ機構を備えたデータ処理装置
であつて、あるメモリ番地の内容を読み出し、演
算を施した後、同一番地に書き込む形式の命令
を、上記バツフアメモリ制御ブロツク内の連続処
理によつて実行する形式データ処理方法におい
て、 上記バツフアメモリ（BS）１からのデータの
読み出しの際、必要とするデータが該バツフアメ
モリ（BS）１に存在しなかつた時、主記憶装置
から該バツフアメモリ（BS）１にｎバイト×ｍ
回（ｎは正の整数、ｍは正の整数、又は偶数）で
転送され、 〔1〕 ｎバイト単位で該バツフアメモリ（BS）１
への書き込みが行われる１ブロツクデータ１１
の内、先頭のｎバイト１１１が該バツフアメモ
リ（BS）１に書き込まれた時点で、該ムーブ
インの動作完了FMCを示す信号を出力する
手段、又は、 〔2〕 2nバイト単位で該バツフアメモリ（BS）１
への書き込みが行われる１ブロツクデータ１１
の内、先頭の2nバイト１１１が該バツフアメ
モリ（BS）１に書き込まれた時点で、該ムー
ブイン，の動作完了FMCを示す信号を出
力する手段を設けて、 上記ムーブイン動作の先頭のｎバイトのムーブ
イン、又は、2nバイトのムーブイン，の
動作完了FMCを示す信号の検出を契機として、
該バツフアメモリ（BS）１に対するフエツチア
クセス、及びストアアクセスを行うように制御す
ることを特徴とするバツフアメモリ制御方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065620A JPS61224051A (ja) | 1985-03-29 | 1985-03-29 | バッファメモリ制御方法 |
| CA000504586A CA1250053A (en) | 1985-03-29 | 1986-03-20 | Buffer memory control system |
| AU55009/86A AU568450B2 (en) | 1985-03-29 | 1986-03-21 | Buffer memory control system |
| ES553491A ES8800480A1 (es) | 1985-03-29 | 1986-03-26 | Un sistema de control de memoria intermedia |
| DE8686400641T DE3685976T2 (de) | 1985-03-29 | 1986-03-26 | Pufferspeichersteuerungsanordnung. |
| EP86400641A EP0196970B1 (en) | 1985-03-29 | 1986-03-26 | Buffer memory control system |
| BR8601389A BR8601389A (pt) | 1985-03-29 | 1986-03-26 | Sistema de controle de memoria intermediaria |
| US06/844,688 US4737908A (en) | 1985-03-29 | 1986-03-27 | Buffer memory control system |
| KR1019860002350A KR900005420B1 (ko) | 1985-03-29 | 1986-03-28 | 버퍼메모리 제어시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065620A JPS61224051A (ja) | 1985-03-29 | 1985-03-29 | バッファメモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224051A JPS61224051A (ja) | 1986-10-04 |
| JPH0510694B2 true JPH0510694B2 (ja) | 1993-02-10 |
Family
ID=13292249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065620A Granted JPS61224051A (ja) | 1985-03-29 | 1985-03-29 | バッファメモリ制御方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4737908A (ja) |
| EP (1) | EP0196970B1 (ja) |
| JP (1) | JPS61224051A (ja) |
| KR (1) | KR900005420B1 (ja) |
| AU (1) | AU568450B2 (ja) |
| BR (1) | BR8601389A (ja) |
| CA (1) | CA1250053A (ja) |
| DE (1) | DE3685976T2 (ja) |
| ES (1) | ES8800480A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275860A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | デ−タ転送制御装置 |
| JPH02235156A (ja) * | 1989-03-08 | 1990-09-18 | Canon Inc | 情報処理装置 |
| JPH06222990A (ja) * | 1992-10-16 | 1994-08-12 | Fujitsu Ltd | データ処理装置 |
| US5664224A (en) * | 1993-07-23 | 1997-09-02 | Escom Ag | Apparatus for selectively loading data blocks from CD-ROM disks to buffer segments using DMA operations |
| US5860025A (en) * | 1996-07-09 | 1999-01-12 | Roberts; David G. | Precharging an output peripheral for a direct memory access operation |
| JP6451475B2 (ja) * | 2015-04-17 | 2019-01-16 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112539A (ja) * | 1973-02-23 | 1974-10-26 | ||
| JPS5837633B2 (ja) * | 1979-07-23 | 1983-08-17 | 富士通株式会社 | バッフア・メモリ記憶制御方式 |
| JPS57105879A (en) * | 1980-12-23 | 1982-07-01 | Hitachi Ltd | Control system for storage device |
| US4575814A (en) * | 1982-05-26 | 1986-03-11 | Westinghouse Electric Corp. | Programmable interface memory |
| JPS59123053A (ja) * | 1982-12-28 | 1984-07-16 | Fujitsu Ltd | 命令制御方式 |
| JPS60123944A (ja) | 1983-12-07 | 1985-07-02 | Fujitsu Ltd | 情報処理装置におけるバツフアメモリ制御方式 |
| JPH0616272B2 (ja) * | 1984-06-27 | 1994-03-02 | 株式会社日立製作所 | メモリアクセス制御方式 |
-
1985
- 1985-03-29 JP JP60065620A patent/JPS61224051A/ja active Granted
-
1986
- 1986-03-20 CA CA000504586A patent/CA1250053A/en not_active Expired
- 1986-03-21 AU AU55009/86A patent/AU568450B2/en not_active Ceased
- 1986-03-26 DE DE8686400641T patent/DE3685976T2/de not_active Expired - Fee Related
- 1986-03-26 BR BR8601389A patent/BR8601389A/pt not_active IP Right Cessation
- 1986-03-26 EP EP86400641A patent/EP0196970B1/en not_active Expired - Lifetime
- 1986-03-26 ES ES553491A patent/ES8800480A1/es not_active Expired
- 1986-03-27 US US06/844,688 patent/US4737908A/en not_active Expired - Lifetime
- 1986-03-28 KR KR1019860002350A patent/KR900005420B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005420B1 (ko) | 1990-07-30 |
| AU568450B2 (en) | 1987-12-24 |
| EP0196970A3 (en) | 1989-03-29 |
| DE3685976T2 (de) | 1993-02-11 |
| JPS61224051A (ja) | 1986-10-04 |
| KR860007590A (ko) | 1986-10-15 |
| ES8800480A1 (es) | 1987-10-16 |
| ES553491A0 (es) | 1987-10-16 |
| EP0196970A2 (en) | 1986-10-08 |
| DE3685976D1 (de) | 1992-08-20 |
| AU5500986A (en) | 1986-10-02 |
| EP0196970B1 (en) | 1992-07-15 |
| BR8601389A (pt) | 1986-12-02 |
| CA1250053A (en) | 1989-02-14 |
| US4737908A (en) | 1988-04-12 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |