JPH01280911A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH01280911A JPH01280911A JP1011215A JP1121589A JPH01280911A JP H01280911 A JPH01280911 A JP H01280911A JP 1011215 A JP1011215 A JP 1011215A JP 1121589 A JP1121589 A JP 1121589A JP H01280911 A JPH01280911 A JP H01280911A
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- 238000010586 diagram Methods 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 101000742346 Crotalus durissus collilineatus Zinc metalloproteinase/disintegrin Proteins 0.000 description 1
- 101000872559 Hediste diversicolor Hemerythrin Proteins 0.000 description 1
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Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路上に構成する演算増幅回路正
に関し、特に負荷の駆動能力が！負両方向に対称で大き
い演算増幅器に関する。
い演算増幅器に関する。
従来から利得が大きく出力電圧範囲の広い演算増幅器は
主として２段型の増幅器構成が用いられている。かかる
従来技術を第２図を用いて説明する。第２図は１９８４
年、アイイーイーイージャーナル オブ ソリッドステ
ート サーキッツ（ＩＥＥＥ Ｊｏｉｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｒｔｓ）の第５Ｃ
−１９巻９２０ベージｌに掲載された回路である。
主として２段型の増幅器構成が用いられている。かかる
従来技術を第２図を用いて説明する。第２図は１９８４
年、アイイーイーイージャーナル オブ ソリッドステ
ート サーキッツ（ＩＥＥＥ Ｊｏｉｒｎａｌ ｏｆ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｒｔｓ）の第５Ｃ
−１９巻９２０ベージｌに掲載された回路である。
第３図では、ゲート電極に一定の電圧１１１を加えられ
てなる定電流源用ｐチャンネルＭＯ８）ランジスタＭＰ
１０９（以下ＭＰ １０９のように記載する）に、ソー
ス電極が前記定電流源に共通接続された差動トランジス
タ対のＭＰＩＯＩおよびＭＰ １０２が接続されている
。前記差動トランジスタ対のドレイン電極は、基準電圧
入力端子１０６にゲート電極が共通接続され、ドレイン
電極が第一の電源線１０１を基準とするＭＰ １０５お
よびＭＰ １０６により構成される電流ミラーに接続さ
れてできているフォールデッドカスコード段に使用され
るＮチャンネルＭＯＳトランジスタＭＮ１０３およびＭ
Ｎ１０４（以下ＭＮ１０３゜ＭＮ１０４のように記載す
る）のソース電極に接第二の電圧源１０２を基準とした
定電流源に接続されている。
てなる定電流源用ｐチャンネルＭＯ８）ランジスタＭＰ
１０９（以下ＭＰ １０９のように記載する）に、ソー
ス電極が前記定電流源に共通接続された差動トランジス
タ対のＭＰＩＯＩおよびＭＰ １０２が接続されている
。前記差動トランジスタ対のドレイン電極は、基準電圧
入力端子１０６にゲート電極が共通接続され、ドレイン
電極が第一の電源線１０１を基準とするＭＰ １０５お
よびＭＰ １０６により構成される電流ミラーに接続さ
れてできているフォールデッドカスコード段に使用され
るＮチャンネルＭＯＳトランジスタＭＮ１０３およびＭ
Ｎ１０４（以下ＭＮ１０３゜ＭＮ１０４のように記載す
る）のソース電極に接第二の電圧源１０２を基準とした
定電流源に接続されている。
前記フォールデッドカスコード段の出力１０６は、ＭＰ
１０８を駆動トランジスタとし、ゲート端子１０９に
一定電圧を与えられたＭＮ１０６を定電流負荷とする反
転増幅器によりさらに増幅され、出力端子１０７から出
力される。第２図のＣ６は位相補償容量である。この回
路は、入力電圧範囲も大きくでき、出力電圧範囲も最も
低い電圧に対しては負電源１０２にほぼ等しい電圧まで
出力することができる利点を有している。なお端子１０
５にも一定電圧を加えている。
１０８を駆動トランジスタとし、ゲート端子１０９に
一定電圧を与えられたＭＮ１０６を定電流負荷とする反
転増幅器によりさらに増幅され、出力端子１０７から出
力される。第２図のＣ６は位相補償容量である。この回
路は、入力電圧範囲も大きくでき、出力電圧範囲も最も
低い電圧に対しては負電源１０２にほぼ等しい電圧まで
出力することができる利点を有している。なお端子１０
５にも一定電圧を加えている。
しかしながら前記回路は、大きな容量性負荷が接続され
、大きな振幅の信号を出力する場合特に電圧が低くなっ
て行くときには電圧の下がる速さがＭＮ１０６を流れる
電流で制限されてしまう。
、大きな振幅の信号を出力する場合特に電圧が低くなっ
て行くときには電圧の下がる速さがＭＮ１０６を流れる
電流で制限されてしまう。
従って、これを速くするためにはＭＮ１０６に流す電流
を大きくする必要がある。これは、回路で消費する電流
が大きくなることを意味する。さらに電流を増やすと出
力電圧の上限がこの電流とＭＰ １０ ｇのオン抵抗で
決まるため電源電圧−杯まで拡大することができなくな
る。これらの欠点が集積回路上に実現する演算増幅器と
しては許容できないものである。
を大きくする必要がある。これは、回路で消費する電流
が大きくなることを意味する。さらに電流を増やすと出
力電圧の上限がこの電流とＭＰ １０ ｇのオン抵抗で
決まるため電源電圧−杯まで拡大することができなくな
る。これらの欠点が集積回路上に実現する演算増幅器と
しては許容できないものである。
前述の問題点を解決するために本発明が提供する演算増
幅回路は、一端が第一の電圧源に接続された第一の定電
流源に共通ソースが接続され、各々のゲート電極が入力
端子となる第一の極性を有する差動トランジスタ対と、 ドレイン電極が、第一の極性を有する第一のトランジス
タ対により構成され前記第一の電圧源を基準とする第一
の電流ミラーに接続され、ゲート電極が第一の基準電圧
源に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第二のトランジスタ対により構成される第一
のフォールデッドカスコード段と、 ドレイン電極が前記第二のトランジスタ対のソース電極
に接続され、ソース電極が第二の電圧源に接続され、第
二の極性を有するトランジスタ対から構成される電流源
対と、 ドレイン電極が第一の極性を有する第三のトランジスタ
対により構成され前記第一の電圧源を基準として接続が
前記第一の電流ミラーとは対称の関係を有する第二の電
流ミラーに接続され、ゲート電極が前記第一の基準電圧
源に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第四のトランジスタ対により構成される第二
のフォールデッドカスコード段と、 ドレイン電極が基準電極を前記第二の電圧源とする第二
の極性を有するトランジスタ対により構成される第三の
電流ミラーに接続され、ゲート電極がそれぞれ前記フォ
ールデッドカスコード段に接続された第一の極性を有す
るトランジスタ対とを含み、 計≠備央呵構成される。
幅回路は、一端が第一の電圧源に接続された第一の定電
流源に共通ソースが接続され、各々のゲート電極が入力
端子となる第一の極性を有する差動トランジスタ対と、 ドレイン電極が、第一の極性を有する第一のトランジス
タ対により構成され前記第一の電圧源を基準とする第一
の電流ミラーに接続され、ゲート電極が第一の基準電圧
源に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第二のトランジスタ対により構成される第一
のフォールデッドカスコード段と、 ドレイン電極が前記第二のトランジスタ対のソース電極
に接続され、ソース電極が第二の電圧源に接続され、第
二の極性を有するトランジスタ対から構成される電流源
対と、 ドレイン電極が第一の極性を有する第三のトランジスタ
対により構成され前記第一の電圧源を基準として接続が
前記第一の電流ミラーとは対称の関係を有する第二の電
流ミラーに接続され、ゲート電極が前記第一の基準電圧
源に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第四のトランジスタ対により構成される第二
のフォールデッドカスコード段と、 ドレイン電極が基準電極を前記第二の電圧源とする第二
の極性を有するトランジスタ対により構成される第三の
電流ミラーに接続され、ゲート電極がそれぞれ前記フォ
ールデッドカスコード段に接続された第一の極性を有す
るトランジスタ対とを含み、 計≠備央呵構成される。
本発明の回路を用いることにより、差動入力段に接続さ
れるフォールデッドカスコード段を２組く゛ 有し、一方の出力Ｚ最終段である反転増幅器の−で 方の駆動トランジスタを駆動し、他方の出カケ電流ミラ
ーにより前記反転増幅器のもう一つのトランジスタを駆
動することによりプッシュプル型の出力段を構成するこ
とにより容量性負荷に対する駆動能力を飛躍的に向上さ
せるとともに出力電圧範囲を電源電圧−杯にまで拡大で
きる。
れるフォールデッドカスコード段を２組く゛ 有し、一方の出力Ｚ最終段である反転増幅器の−で 方の駆動トランジスタを駆動し、他方の出カケ電流ミラ
ーにより前記反転増幅器のもう一つのトランジスタを駆
動することによりプッシュプル型の出力段を構成するこ
とにより容量性負荷に対する駆動能力を飛躍的に向上さ
せるとともに出力電圧範囲を電源電圧−杯にまで拡大で
きる。
以下、ＭＯ３型集積回路上に実現する実施例を挙げ、本
発明をいっそう詳しく説明する。第１図はその実施例の
構成を示す回路図である。第１図の実施例にはＰチャン
ネルＭＯ８）ランジスタＭＰＩＯ，ＭＰＩＩおよびＮ−
１Ｆ−＋”／ネルＭｏｓトランジスタＭＮ９．ＭＮＩ
Ｏ，ＭＮＩ １．ＭＮＩ ２により構成される簡単な基
準バイアス電圧発生回路も含めて記載しである。
発明をいっそう詳しく説明する。第１図はその実施例の
構成を示す回路図である。第１図の実施例にはＰチャン
ネルＭＯ８）ランジスタＭＰＩＯ，ＭＰＩＩおよびＮ−
１Ｆ−＋”／ネルＭｏｓトランジスタＭＮ９．ＭＮＩ
Ｏ，ＭＮＩ １．ＭＮＩ ２により構成される簡単な基
準バイアス電圧発生回路も含めて記載しである。
まず、ソース電極が第一の電圧源１に接続され、ゲート
電極が一定にバイアスされたＰチャンネルトランジスタ
ＭＰ９により構成された定電流源に、共通にソースが接
続されたＰチャンネルＭＯＳトランジスタＭＰＩおよび
ＭＰ２が差動トランジスタ対を構成する。Ｐチャンネル
ＭＯ８）ランジスタＭＰＩおよびＭＰ２のゲート電極が
、それぞれ入力端子３及び４を形成する。ゲート電極が
別の一定電圧６にバイアスされ、ソース電極がそれぞれ
前記差動対ＭＰＩおよびＭＰ２のドレイン電極に接続さ
れたＮチャンネルＭＯ８）ランジスタ対ＭＮＩおよびＭ
Ｎ２と、ＭＨＩおよびＭＮ２のドレイン電極がそれぞれ
電流の入出力端に接続されたＰチャンネルＭＯ３）ラン
ジスタＭＰ３およびＭＰ４により構成される電流ミラー
で構成される第一のフォールデッドカスコード段により
、入力信号は増幅され、出力接点５に増幅出力が得られ
る。この回路はもう一つのフォールデッドカスコード段
を持っている。それは、第一のフォールデッドカスコー
ド段とゲート電極とソース電極がそれぞれ共通に接続さ
れたＮチャンネルＭＯ８）ランジスタ対ＭＮ３およびＭ
Ｎ４と、ＭＮ３とＭＮ４のドレイン電極がそれぞれ電流
の入出力端に接続され反転される電流の方向が前記第一
の電流ミラーとは逆の関係を持つＰチャンネルＭＯＳト
ランジスタＭＰ５およびＭＰ６により構成された電流ミ
ラーにより構成された第二のフォールデッドカスコード
段であり、この第二のフォールデッドカスコード段は前
記第一のフォールデッドカスコード段とは対称の関係に
あり、この段の出力６は５の出力とは逆位相の出力が得
られる。これら２つのフォールデッドカスコード段は、
ゲート電極が共通の一定電圧にバイアスされた定電流源
対を構成するＮチャンネルＭＯ８）ランジスタＭＮ７お
よびＭＮ８により電流バイアスされて動作する。第一の
フォールデッドカスフード段の出力５は、Ｐチャンネル
ＭＯ８）ランジスタＭＰ７により電流に変換され、ＭＮ
５およびＭＮ６により構成される第３の電流ミラーを通
して出力端子７に接続される。第二のフォールデッドカ
スフード段の出力６は、ＰチャンネルＭＯ３）ランジス
タＭＰ８を通して出力端８に接続される。ここで、ＭＮ
６およびＭＰ８はプッシュプル出力回路を構成している
。ＣＣＩおよびＣＣ２は位相補償用蓄電器である。
電極が一定にバイアスされたＰチャンネルトランジスタ
ＭＰ９により構成された定電流源に、共通にソースが接
続されたＰチャンネルＭＯＳトランジスタＭＰＩおよび
ＭＰ２が差動トランジスタ対を構成する。Ｐチャンネル
ＭＯ８）ランジスタＭＰＩおよびＭＰ２のゲート電極が
、それぞれ入力端子３及び４を形成する。ゲート電極が
別の一定電圧６にバイアスされ、ソース電極がそれぞれ
前記差動対ＭＰＩおよびＭＰ２のドレイン電極に接続さ
れたＮチャンネルＭＯ８）ランジスタ対ＭＮＩおよびＭ
Ｎ２と、ＭＨＩおよびＭＮ２のドレイン電極がそれぞれ
電流の入出力端に接続されたＰチャンネルＭＯ３）ラン
ジスタＭＰ３およびＭＰ４により構成される電流ミラー
で構成される第一のフォールデッドカスコード段により
、入力信号は増幅され、出力接点５に増幅出力が得られ
る。この回路はもう一つのフォールデッドカスコード段
を持っている。それは、第一のフォールデッドカスコー
ド段とゲート電極とソース電極がそれぞれ共通に接続さ
れたＮチャンネルＭＯ８）ランジスタ対ＭＮ３およびＭ
Ｎ４と、ＭＮ３とＭＮ４のドレイン電極がそれぞれ電流
の入出力端に接続され反転される電流の方向が前記第一
の電流ミラーとは逆の関係を持つＰチャンネルＭＯＳト
ランジスタＭＰ５およびＭＰ６により構成された電流ミ
ラーにより構成された第二のフォールデッドカスコード
段であり、この第二のフォールデッドカスコード段は前
記第一のフォールデッドカスコード段とは対称の関係に
あり、この段の出力６は５の出力とは逆位相の出力が得
られる。これら２つのフォールデッドカスコード段は、
ゲート電極が共通の一定電圧にバイアスされた定電流源
対を構成するＮチャンネルＭＯ８）ランジスタＭＮ７お
よびＭＮ８により電流バイアスされて動作する。第一の
フォールデッドカスフード段の出力５は、Ｐチャンネル
ＭＯ８）ランジスタＭＰ７により電流に変換され、ＭＮ
５およびＭＮ６により構成される第３の電流ミラーを通
して出力端子７に接続される。第二のフォールデッドカ
スフード段の出力６は、ＰチャンネルＭＯ３）ランジス
タＭＰ８を通して出力端８に接続される。ここで、ＭＮ
６およびＭＰ８はプッシュプル出力回路を構成している
。ＣＣＩおよびＣＣ２は位相補償用蓄電器である。
以上述べた実施例では位相補償容量を出力端７と正転入
力端４が接続されたトランジスタＭＰ２のドレイン端の
間に第１の補償容量ＣＣＩが、出力端子と出力駆動Ｎチ
ャンネルトランジスタＭＮ８のゲート電極との間にＣ６
２を付加している６位相補償容量が２個必要なのは出力
を駆動する経ンがＭＰ８を駆動する経路とＭＮ６を駆動
する経路の２つの経路があるためである。ＣＣＩはＭＰ
８を駆動する経路に対する位相補償であり、ＣＯ２はＭ
Ｎ６を駆動する経路に対する位相補償である。ＭＮ６を
駆動する経路に対しては接点５と接地の間に位相補償容
量を付加してもよい。第２図は接点５と第２の電源との
間に第２の位相補償容量Ｃ８２を付加した実施例を示す
ものである。第２の位相補償容量Ｃ８２の接地側の端子
は第１の電源であっても別の基準電圧であっても差し支
えない。
力端４が接続されたトランジスタＭＰ２のドレイン端の
間に第１の補償容量ＣＣＩが、出力端子と出力駆動Ｎチ
ャンネルトランジスタＭＮ８のゲート電極との間にＣ６
２を付加している６位相補償容量が２個必要なのは出力
を駆動する経ンがＭＰ８を駆動する経路とＭＮ６を駆動
する経路の２つの経路があるためである。ＣＣＩはＭＰ
８を駆動する経路に対する位相補償であり、ＣＯ２はＭ
Ｎ６を駆動する経路に対する位相補償である。ＭＮ６を
駆動する経路に対しては接点５と接地の間に位相補償容
量を付加してもよい。第２図は接点５と第２の電源との
間に第２の位相補償容量Ｃ８２を付加した実施例を示す
ものである。第２の位相補償容量Ｃ８２の接地側の端子
は第１の電源であっても別の基準電圧であっても差し支
えない。
本回路の動作を改めてのべると、入力端子３゜４から入
力された信号は、フォールデッドカスコード段の出力接
点５，６に増幅されて出力される。この出力の片方はＭ
Ｐ８を駆動する。もう−方の出力は、ＭＰ７．ＭＮ５に
より反転されてＭＮ６を駆動する。そしてＭＰ８および
ＭＮ８によりさらに増幅されて出カフに出力される。
力された信号は、フォールデッドカスコード段の出力接
点５，６に増幅されて出力される。この出力の片方はＭ
Ｐ８を駆動する。もう−方の出力は、ＭＰ７．ＭＮ５に
より反転されてＭＮ６を駆動する。そしてＭＰ８および
ＭＮ８によりさらに増幅されて出カフに出力される。
なお、本発明では第１図および第２図の各実施例におけ
るＮチャンネルＭＯ８）ランジスタとＰチャンネルＭｏ
Ｓトランジスタを入れ換えた回路にしても差し支えない
。
るＮチャンネルＭＯ８）ランジスタとＰチャンネルＭｏ
Ｓトランジスタを入れ換えた回路にしても差し支えない
。
この回路で接点６の電圧の最大値は第一の電源の電圧ま
で上がるからこの場合にはＭＰ８がオフし、出力電圧は
第二の電源の電圧と等しい電圧まで下がることができる
。一方逆に接点５の電圧も第一の電源の電圧まで上がる
からこの場合にはＭＰ７はオフし、ＭＮ５には電流は流
れないからＭＮ６にも電流は流れない場合を作ることが
できる。すなわちこの場合には出力電圧は第一の電圧源
の電圧と等しい電圧まで上がる。
で上がるからこの場合にはＭＰ８がオフし、出力電圧は
第二の電源の電圧と等しい電圧まで下がることができる
。一方逆に接点５の電圧も第一の電源の電圧まで上がる
からこの場合にはＭＰ７はオフし、ＭＮ５には電流は流
れないからＭＮ６にも電流は流れない場合を作ることが
できる。すなわちこの場合には出力電圧は第一の電圧源
の電圧と等しい電圧まで上がる。
また、出力段は、従来の回路とは異なり、Ｎチャンネル
ＭＯ３）ランジスタとＰチャンネルＭＯ８）ランジスタ
は共に入力信号で制御されるりまたは立ち下がり信号の
早さが回路のバイアス電流で制限されていて、立り上が
りもしくは立ち下がりの早さを向上しようとする消費電
流が著しく増大する問題は生じず、出力段を流れる電流
を小さく設計することが可能となる。したがって本発明
による回路を用いることにより、消費電力が小さく、駆
動能力が高く、出力電圧範囲の大きい演算増幅器を作る
ことができる。
ＭＯ３）ランジスタとＰチャンネルＭＯ８）ランジスタ
は共に入力信号で制御されるりまたは立ち下がり信号の
早さが回路のバイアス電流で制限されていて、立り上が
りもしくは立ち下がりの早さを向上しようとする消費電
流が著しく増大する問題は生じず、出力段を流れる電流
を小さく設計することが可能となる。したがって本発明
による回路を用いることにより、消費電力が小さく、駆
動能力が高く、出力電圧範囲の大きい演算増幅器を作る
ことができる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来一般的に知
られていたＣＭＯ８演算増幅回路を示す回路図である。 ＭＮ１〜１２・・・・・・ＮチャンネルＭＯ３）ランジ
スタ、ＭＰ １〜１１・・・・・・ＰチャンネルＭＯ３
）ランジスタ、１，１０１・・・・・・第１の電圧源、
２゜１０２・・・・・・第２の電圧源、３．４．１０３
．１０４・・・・・・入力端子、５，６・・・・・・出
力節点、７，１０７・・・・・・出力端子、１０６・・
・・・・カスコード段出力、１０９・・・・・・ゲート
入力端子。 代理人 弁理士 内 原 音 菊３図 ＭＮ／１）３−ん４・〃ｖ〜πけ・／／２−〜チャンネ
ル六でｓｔ−ラノリン（りΔ〃ｌρ／・んン・んだ−ん
Ｖ・々ン・Ｘり２プｌど：ｌチャジオルＡだ６Ｆランン
ヌク／θｌ−第一の１ＪＬ児 ／ρど：ガニの弯Ｖ玉５
犀、ｍ３／ρ４：入力貞尚子 んＺ、力λコート７長土
〃 ／ρ７−出力規快子ズクタ：り′″−？、Ｕ）Ｚａ
壬
明の他の実施例を示す回路図、第３図は従来一般的に知
られていたＣＭＯ８演算増幅回路を示す回路図である。 ＭＮ１〜１２・・・・・・ＮチャンネルＭＯ３）ランジ
スタ、ＭＰ １〜１１・・・・・・ＰチャンネルＭＯ３
）ランジスタ、１，１０１・・・・・・第１の電圧源、
２゜１０２・・・・・・第２の電圧源、３．４．１０３
．１０４・・・・・・入力端子、５，６・・・・・・出
力節点、７，１０７・・・・・・出力端子、１０６・・
・・・・カスコード段出力、１０９・・・・・・ゲート
入力端子。 代理人 弁理士 内 原 音 菊３図 ＭＮ／１）３−ん４・〃ｖ〜πけ・／／２−〜チャンネ
ル六でｓｔ−ラノリン（りΔ〃ｌρ／・んン・んだ−ん
Ｖ・々ン・Ｘり２プｌど：ｌチャジオルＡだ６Ｆランン
ヌク／θｌ−第一の１ＪＬ児 ／ρど：ガニの弯Ｖ玉５
犀、ｍ３／ρ４：入力貞尚子 んＺ、力λコート７長土
〃 ／ρ７−出力規快子ズクタ：り′″−？、Ｕ）Ｚａ
壬
Claims (1)
- 【特許請求の範囲】 一端が第一の電圧源に接続された第一の定電流源に共通
ソースが接続され、各々のゲート電極が入力端子となる
第一の極性を有する差動トランジスタ対と、 ドレイン電極が、第一の極性を有する第一のトランジス
タ対により構成され前記第一の電圧源を基準とする第一
の電流ミラーに接続され、ゲート電極が第一の基準電圧
線に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第二のトランジスタ対により構成される第一
のフォールデッドカスコード段と、 ドレイン電極が前記第二のトランジスタ対のソース電極
に接続され、ソース電極が第二の電圧源に接続され、第
二の極性を有するトランジスタ対から構成される電流源
対と、 ドレイン電極が第一の極性を有する第三のトランジスタ
対により構成され前記第一の電圧源を基準として接続が
前記第一の電流ミラーとは対称の関係を有する第二の電
流ミラーに接続され、ゲート電極が前記第一の基準電圧
源に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第四のトランジスタ対により構成される第二
のフォールデッドカスコード段と、 ドレイン電極が基準電極を前記第二の電圧源とする第二
の極性を有するトランジスタ対により構成される第三の
電流ミラーに接続され、ゲート電極がそれぞれ前記フォ
ールデッドカスコード段に接続された第一の極性を有す
るトランジスタ対とを備え、 前記第一の極性を有するトランジスタ対と前記第三の電
流ミラーとの接続点を出力端子とすることを特徴とする
演算増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195888 | 1988-01-21 | ||
| JP63-11958 | 1988-01-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280911A true JPH01280911A (ja) | 1989-11-13 |
| JPH0828630B2 JPH0828630B2 (ja) | 1996-03-21 |
Family
ID=11792128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011215A Expired - Fee Related JPH0828630B2 (ja) | 1988-01-21 | 1989-01-19 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828630B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0828630B2 (ja) | 1996-03-21 |
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