JPH03286606A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPH03286606A JPH03286606A JP2088708A JP8870890A JPH03286606A JP H03286606 A JPH03286606 A JP H03286606A JP 2088708 A JP2088708 A JP 2088708A JP 8870890 A JP8870890 A JP 8870890A JP H03286606 A JPH03286606 A JP H03286606A
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- JP
- Japan
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- circuit
- signal
- signals
- transistor
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- 230000000295 complement effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅回路に関し、特に集積回路に適した演
算増幅回路に関する。
算増幅回路に関する。
一般に演算増幅回路は種々提案されているが、その中で
第２図に示す回路は、フォールブラＦ・カスコード演算
増幅回路として知られている。
第２図に示す回路は、フォールブラＦ・カスコード演算
増幅回路として知られている。
この回路は、トランジスタＱ２．Ｑ８．Ｑ６の差動対回
路ｌと、トランジスタＱ、〜Ｑｌｌのカスコード段を形
成するシングルエンド回路２Ａと、トランジスタＱ １
９ 、 Ｑ ２°の出力段回路３Ａと電流源■、とトラ
ンジスタＱ１〜Ｑ５ともて形成されたバイアス回路４と
を有する構成となっている。
路ｌと、トランジスタＱ、〜Ｑｌｌのカスコード段を形
成するシングルエンド回路２Ａと、トランジスタＱ １
９ 、 Ｑ ２°の出力段回路３Ａと電流源■、とトラ
ンジスタＱ１〜Ｑ５ともて形成されたバイアス回路４と
を有する構成となっている。
この回路においては、入力電圧範囲が広く、周波数特性
が良好であるということが知られている。また、この回
路の出力段回路３Ａは、シングルエンド回路２Ａの出力
信号Ｖ３を入力とするＡ級増幅回路となっており、この
極性の場合の負荷に対する吸い込み電流の最大値はトラ
ンジスタＱ２°のバイアス電流となっている。
が良好であるということが知られている。また、この回
路の出力段回路３Ａは、シングルエンド回路２Ａの出力
信号Ｖ３を入力とするＡ級増幅回路となっており、この
極性の場合の負荷に対する吸い込み電流の最大値はトラ
ンジスタＱ２°のバイアス電流となっている。
上述した従来の演算増幅回路は、出力段回路３ＡがＡ級
増幅回路となっており、負荷に対する吸い込み電流の最
大値はトランジスタＱ２０のバイアス電流値となってい
るので、この演算増幅回路の動作速度を高速化する為に
は、トランジスタＱ２０のバイアス電流を大きく設定し
ておく必要があり、これは必然的に消費電力の増加を招
き、また、許容消費電力が小さい時には動作速度が大き
く制限されるという欠点があった。
増幅回路となっており、負荷に対する吸い込み電流の最
大値はトランジスタＱ２０のバイアス電流値となってい
るので、この演算増幅回路の動作速度を高速化する為に
は、トランジスタＱ２０のバイアス電流を大きく設定し
ておく必要があり、これは必然的に消費電力の増加を招
き、また、許容消費電力が小さい時には動作速度が大き
く制限されるという欠点があった。
本発明の目的は、このような欠点を除き、動作〔課題を
解決するための手段〕 本発明の演算増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力しソースを共通接続しドレ
インから第１及び第２の信号をそを前記第１及び第２の
トランジスタのドレインをそれぞれ対応して接続してカ
スコード回路を形成し、これら第１及び第２のトランジ
スタのドレインからの信号に応じた第３の信号を出力す
る第１のシンクルエンド回路と、第１及び第２の入力端
に前記第１及び第２の信号をそれぞれ対応して入力しこ
れら第１及び第２の信号に応じた第４の信号を出力する
第２のシングルエンド回路と、第１の電源供給端子と出
力端子との昂に″接続されゲートに前記第３の信号を入
力し、前記出力端子に接続された負荷回路を駆動する第
３のトランジスタ、及び第２の電源供給端子と前記出力
端子との間に接続されゲートに前記第４の信号を入力し
て前記第３のトランジスタと共にブンシュプル動作を行
う第４のトランジスタを備えた出力段回路とを有してい
る。
解決するための手段〕 本発明の演算増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力しソースを共通接続しドレ
インから第１及び第２の信号をそを前記第１及び第２の
トランジスタのドレインをそれぞれ対応して接続してカ
スコード回路を形成し、これら第１及び第２のトランジ
スタのドレインからの信号に応じた第３の信号を出力す
る第１のシンクルエンド回路と、第１及び第２の入力端
に前記第１及び第２の信号をそれぞれ対応して入力しこ
れら第１及び第２の信号に応じた第４の信号を出力する
第２のシングルエンド回路と、第１の電源供給端子と出
力端子との昂に″接続されゲートに前記第３の信号を入
力し、前記出力端子に接続された負荷回路を駆動する第
３のトランジスタ、及び第２の電源供給端子と前記出力
端子との間に接続されゲートに前記第４の信号を入力し
て前記第３のトランジスタと共にブンシュプル動作を行
う第４のトランジスタを備えた出力段回路とを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、ゲートに第１及び第２の入力信号ＩＮ１
．ＩＮ２をそれぞれ対応して入力しソースを共通接続し
ドレインから第１及び第２の信号■１゜Ｖ２をそれぞれ
対応して出力する第１及び第２のトランジスタＱ、、Ｑ
、、及び電流源用のトランジスタＱ６を備えた差動対回
路１と、トランジスタＱ、〜Ｑ１４を備え、第１及び第
２の入力端をトランジスタＱ ７． Ｑ ａのドレイン
とそれぞれ対応して接続してカスコード回路を形成し、
これらトランシンクルエンド回路２Ａと、トランジスタ
Ｑ１５〜Ｑ１８を備え、第１及び第２の入力端に第１及
び第２の信号Ｖ、、Ｖ、ｔそれぞれ対応して入力しこれ
ら第１及び第２の信号Ｖ、、Ｖ２に応じた第４の信号Ｖ
４な出力する第２のンンクルニンド回路２Ｂと、電源電
圧■。０を供給する第１の電源供給端子と８丁Ｑ 列端子りとの間に接続されゲートに第３の信号Ｖ３を入
力し、出力端子Ｔ０に接続された負荷回路を駆動するト
ランジスタＱ１９、及び第２の電源供給端子である接地
端子と出力端子Ｔ。との間に接続されゲートに第４の信
号Ｖ４を入力してトランジスタＱ１．と共にプッシュプ
ル動作を行うトランジスタＱ２０を備えた出力段回路３
と、トランジスタＱ、〜Ｑ５を備え、差動対回路１．／
ンクルエンド回路２Ａ等にバイアス電圧を供給するバイ
アス回路４とを有する構成となっており、第２図に示さ
れた回路とは、シンクルエンド回路２Ｂが付加された点
と、出力段回路３がフッシュプル型になっている点が相
違する。
．ＩＮ２をそれぞれ対応して入力しソースを共通接続し
ドレインから第１及び第２の信号■１゜Ｖ２をそれぞれ
対応して出力する第１及び第２のトランジスタＱ、、Ｑ
、、及び電流源用のトランジスタＱ６を備えた差動対回
路１と、トランジスタＱ、〜Ｑ１４を備え、第１及び第
２の入力端をトランジスタＱ ７． Ｑ ａのドレイン
とそれぞれ対応して接続してカスコード回路を形成し、
これらトランシンクルエンド回路２Ａと、トランジスタ
Ｑ１５〜Ｑ１８を備え、第１及び第２の入力端に第１及
び第２の信号Ｖ、、Ｖ、ｔそれぞれ対応して入力しこれ
ら第１及び第２の信号Ｖ、、Ｖ２に応じた第４の信号Ｖ
４な出力する第２のンンクルニンド回路２Ｂと、電源電
圧■。０を供給する第１の電源供給端子と８丁Ｑ 列端子りとの間に接続されゲートに第３の信号Ｖ３を入
力し、出力端子Ｔ０に接続された負荷回路を駆動するト
ランジスタＱ１９、及び第２の電源供給端子である接地
端子と出力端子Ｔ。との間に接続されゲートに第４の信
号Ｖ４を入力してトランジスタＱ１．と共にプッシュプ
ル動作を行うトランジスタＱ２０を備えた出力段回路３
と、トランジスタＱ、〜Ｑ５を備え、差動対回路１．／
ンクルエンド回路２Ａ等にバイアス電圧を供給するバイ
アス回路４とを有する構成となっており、第２図に示さ
れた回路とは、シンクルエンド回路２Ｂが付加された点
と、出力段回路３がフッシュプル型になっている点が相
違する。
次に、この実施例の動作について説明する。
入力信号ＩＮ＋、ＩＮ２を入力した差動対回路１からは
、差動出力としての第１及び第２の信号Ｖｌ。
、差動出力としての第１及び第２の信号Ｖｌ。
■２が出力される。
この第１及び第２の信号Ｖ ＋ 、 Ｖ ２は２組に分
ヒ れ、一方の組は従来例を同様にシングルエンド回路２Ａ
に入力されて単一の第３の信号Ｖ３に変換され、この第
３の信号Ｖ３により出力段回路３のトランジスタＱ１９
を駆動スる。
ヒ れ、一方の組は従来例を同様にシングルエンド回路２Ａ
に入力されて単一の第３の信号Ｖ３に変換され、この第
３の信号Ｖ３により出力段回路３のトランジスタＱ１９
を駆動スる。
第１及び第２の信号Ｖ、、Ｖ２のもう一方の組は、新た
に設けられたシンクルエンド回路２Ｂに入力されて単一
の第４の信号Ｖ４に変換され、この第４の信号■４によ
り出力段回路３のトランジスタＱ２０を駆動する。
に設けられたシンクルエンド回路２Ｂに入力されて単一
の第４の信号Ｖ４に変換され、この第４の信号■４によ
り出力段回路３のトランジスタＱ２０を駆動する。
こうしてトランジスタＱ＋９． Ｑ２０は所謂プッシュ
プル動作を行うことになり、従って、負荷に対して正負
面サイクルともに高速に動作することができる。また、
出力段回路３はプッシュプル動作となっているので、従
来のＡ級増幅回路に比較して消費電力を低減することが
てきる。
プル動作を行うことになり、従って、負荷に対して正負
面サイクルともに高速に動作することができる。また、
出力段回路３はプッシュプル動作となっているので、従
来のＡ級増幅回路に比較して消費電力を低減することが
てきる。
以上説明したように本発明は、差動対回路からの第１及
び第２の信号を入力して第４の信号を出力する２番目の
シングルエンド回路を設け、出力段回路の従来は固定バ
イアスであったトランジスタを、このシングルエンド回
路からの第４の信号により駆動して出力段回路をプッシ
ュプル型にする構成とすることにより、負荷が正負面サ
イクルとも駆動されるので動作の高速化をはかることが
でき、しかも消費電流を低減することができる効果があ
る。
び第２の信号を入力して第４の信号を出力する２番目の
シングルエンド回路を設け、出力段回路の従来は固定バ
イアスであったトランジスタを、このシングルエンド回
路からの第４の信号により駆動して出力段回路をプッシ
ュプル型にする構成とすることにより、負荷が正負面サ
イクルとも駆動されるので動作の高速化をはかることが
でき、しかも消費電流を低減することができる効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は従来
の演算増幅回路の一例を示す回路図である。 １・・・・・・差動対回路、２Ａ、２Ｂ・・・・・・シ
ングルエンド回路、３，３Ａ・・・・・・出力段回路、
４・・・・・・バイアス回路、■１・・・・・・電流源
、Ｑ１〜Ｑ２°・・・・・トランジスタ。
の演算増幅回路の一例を示す回路図である。 １・・・・・・差動対回路、２Ａ、２Ｂ・・・・・・シ
ングルエンド回路、３，３Ａ・・・・・・出力段回路、
４・・・・・・バイアス回路、■１・・・・・・電流源
、Ｑ１〜Ｑ２°・・・・・トランジスタ。
Claims (1)
- ゲートに第１及び第２の入力信号をそれぞれ対応して入
力しソースを共通接続しドレインから第１及び第２の信
号をそれぞれ対応して出力する第１及び第２のトランジ
スタを備えた差動対回路と、第１及び第２の入力端を前
記第１及び第２のトランジスタのドレインとそれぞれ対
応して接続してカスコード回路を形成し、これら第１及
第２のトランジスタのドレインからの信号に応じた第３
の信号を出力する第１のシングルエンド回路と、第１及
び第２の入力端に前記第１及び第２の信号をそれぞれ対
応して入力しこれら第１及び第２の信号に応じた第４の
信号を出力する第２のシングルエンド回路と、第１の電
源供給端子と出力端子との間に接続されゲートに前記第
３の信号を入力し前記出力端子に接続された負荷回路を
駆動する第３のトランジスタ、及び第２の電源供給端子
と前記出力端子との間に接続されゲートに前記第４の信
号を入力して前記第３のトランジスタと共にプッシュプ
ル動作を行う第４のトランジスタを備えた出力段回路と
を有することを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088708A JPH03286606A (ja) | 1990-04-03 | 1990-04-03 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088708A JPH03286606A (ja) | 1990-04-03 | 1990-04-03 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03286606A true JPH03286606A (ja) | 1991-12-17 |
Family
ID=13950394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2088708A Pending JPH03286606A (ja) | 1990-04-03 | 1990-04-03 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03286606A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5351011A (en) * | 1992-11-17 | 1994-09-27 | U.S. Philips Corporation | Low noise, low distortion MOS amplifier circuit |
| JP2005057744A (ja) * | 2003-07-23 | 2005-03-03 | Nec Corp | 差動増幅器及びデータドライバと表示装置 |
| JP2008111875A (ja) * | 2006-10-27 | 2008-05-15 | Nec Electronics Corp | 演算増幅器及び表示装置 |
| JP2009244830A (ja) * | 2008-08-06 | 2009-10-22 | Nec Electronics Corp | 表示パネル駆動用ドライバ、及び表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178212A (ja) * | 1984-09-26 | 1986-04-21 | Sanyo Electric Co Ltd | 増幅器 |
| JPS61164310A (ja) * | 1985-01-17 | 1986-07-25 | Matsushita Electric Ind Co Ltd | 増幅回路 |
| JPH01188008A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | 演算増幅回路 |
| JPH01280911A (ja) * | 1988-01-21 | 1989-11-13 | Nec Corp | 演算増幅回路 |
-
1990
- 1990-04-03 JP JP2088708A patent/JPH03286606A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178212A (ja) * | 1984-09-26 | 1986-04-21 | Sanyo Electric Co Ltd | 増幅器 |
| JPS61164310A (ja) * | 1985-01-17 | 1986-07-25 | Matsushita Electric Ind Co Ltd | 増幅回路 |
| JPH01188008A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | 演算増幅回路 |
| JPH01280911A (ja) * | 1988-01-21 | 1989-11-13 | Nec Corp | 演算増幅回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5351011A (en) * | 1992-11-17 | 1994-09-27 | U.S. Philips Corporation | Low noise, low distortion MOS amplifier circuit |
| JP2005057744A (ja) * | 2003-07-23 | 2005-03-03 | Nec Corp | 差動増幅器及びデータドライバと表示装置 |
| JP2008111875A (ja) * | 2006-10-27 | 2008-05-15 | Nec Electronics Corp | 演算増幅器及び表示装置 |
| JP2009244830A (ja) * | 2008-08-06 | 2009-10-22 | Nec Electronics Corp | 表示パネル駆動用ドライバ、及び表示装置 |
| US8217925B2 (en) | 2008-08-06 | 2012-07-10 | Renesas Electronics Corporation | Display panel driver and display device |
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