JPH01280926A - 直並列形ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直並列形ＡＤ変換器に関し、特に直並列形ＡＤ
変換器を構成する等電流加算形ＤＡ変換器の配置と布線
方法に関する。

〔従来の技術〕

第４図は直並列形ＡＤ変換器の一例を示すブロック図で
ある。動作原理は、まず第１の並列形ＡＤ変換器１によ
りｍビットにＡＤ変換して上位ビットを決定する。同時
にＤＡ変換器２により前記ＡＤ変換値に応じたアナログ
出力を得る。次に入力信号と前記アナログ出力との差分
を第２の並列形ＡＤ変換器５によりｎビットにＡＤ変換
して下位ビットを得る。サンプルホールド４は第２のＡ
Ｄ変換器がデータを取り込むまでアナログ入力信号を保
持している。この方式の特徴は、ｍビットのＡＤ変換器
とｎビットのＡＤ変換器を用いてｍ＋ｎ−１ビツトのＡ
Ｄ変換器を得ることが出来る為、全並列形に比べ少ない
回路素子で高精度のＡＤ変換器を実現出来ることにある
。一方、サンプルホールド回路とＤＡ変換器はｍ＋ｎ−
１ビツトの精度が要求される。ＤＡ変換器の構成方法は
種々あるが一例として第５図に示す電流出力回路を前記
第１のＡＤ変換器を構成する２ｆｆ１個のコンパレータ
の各々に接続して電流出力回路工。、Ｔ１を相互に接続
した等電流加算形ＤＡ変換器がある。

このＤＡ変換器の精度は電流出力回路の出力電流のバラ
ツキで決る。出力電流のバラツキはトランジスタＱ、及
び抵抗Ｒ１及びトランジスタＱ、のベース電位ＶＢを与
えるバイアス回路からなる定電流回路の各濤の出力電流
値のバラツキが支配的である。バイアス回路は第６図に
示すように、基準電圧Ｖゆ、を増幅器１と基準抵抗Ｒ，
，，＋と増幅器１の出力ＶＢにベースが接続された電流
検出トランジスタＱＡ及び抵抗ＲＡからなる電圧−電流
変換回路を用いている。このような等電流加算形ＤＡ変
換器の支配は第３図（ａ）に示すように、第１のＡＤ変
換器を構成するコンパレータブロックＣＯＭＰＩ〜ＣＯ
ＰＭ３２の各々のブロック内に前記第５図に示した電流
出力回路を１つ内蔵して当該コンパレータブロックを並
列に配置し、バイアス配線３．接地配線２等の共通配線
をブロック上に配置し前記第６図に示したバイアス回路
のブロック１の所定の端子と接続している。又ブロック
内には第３図（ｂ）に示すようにトランジスタＱ、ｌと
抵抗Ｒｎ　ｒ　Ｒｎ′及びトランジスタＱ、のベースと
バイアス配線３とを接続する配線４とスルーホール９及
びトランジスタＱ、のエミッタと抵抗Ｒゎを接続する配
線４′及び抵抗Ｒｆｉと抵抗Ｒ、ｌを接続する配線４″
及び抵抗Ｒ，，′と接地配線２とを接続する配線４〜と
スルーホール９′により前記第５図に示した定電流回路
を構成している。尚第３図（ａ）では第１のＡＤ変換器
が５ビツトの場合を示している。

〔発明が解決しようとする課題〕

上述した従来の直並列形ＡＤ変換器を構成する等電流加
算形ＤＡ変換器は、並列に配置されたコンパレータブロ
ックの数が多い為、コンパレータブロック上に配置した
電流出力回路の共通配線も長くなる。例えばコンパレー
タブロックの高さを８０μとすると共通配線長は約２．
６ｍｍある。共通配線のうち特に接地配線は前記電流出
力回路を構成する定電流回路の電流が加算されて大きな
電流が流れるので、布線長が長くなるとその布線抵抗に
よりバイアス源から離れるにしたがって接地電位が上昇
する為電流出力回路の出力電流がバイアス源から離れる
ほど減少する。これによりＤＡ変換器のステップサイズ
が変化するので微分誤差が生じ、さらに単調性があるの
で積分誤差として積算されて精度を低下させる欠点があ
る。又、電流出力回路の定電流トランジスタのエミッタ
電位は０．５〜１ｖに設定されその電流値は消費電力と
の兼ね合いから５０〜１００μＡに選ばれるのでエミッ
タ抵抗値は５〜ＩＯＫΩとなる。一方コンパレータブロ
ックは８０μ程度の高さであるのでこのようなブロック
に前記エミッタ抵抗を配置する場合、従来例では抵抗長
が制限を与えられる。又各電流出力回路の出力電流のず
れを防止してＤＡ変換精度の低下を防止するには定電流
回路のエミッタ抵抗の幅と抵抗長を大きくして抵抗相対
精度を向上する必要があるが、従来例では抵抗長に制限
がある為ブロック内の配線をさけながら数本の抵抗を直
列接続して配置するか数回おり返して抵抗を配置する必
要があり前者はブロック面積が増加する欠点があり、後
者は抵抗精度が低下する欠点がある。さらにブロック単
位で各定電流トランジスタのエミッタ抵抗が分離されて
いる為、基板上の位置による抵抗幅のずれや抵抗層の濃
度の変化による抵抗相対精度の低下により生じるＤＡ変
換器の微分誤差がさけられない欠点がある。又、バイア
ス回路に配置された前記電流検出トランジスタに流れる
電流Ｉ　ＲＲＦに対し、電流出力回路の出力電流は前記
バイアス回路から離れるにしたがって前記接地配線の布
線抵抗の影響により出力電流が減少するので、前記基準
電圧ｖ３８２と基準抵抗Ｒ０ア及び電流ＩＲＩＥアであ
らかじめ設計したＤＡ変換器のスルーホール電圧に対し
ずれが生じる欠点がある。基準電圧を外部から供給する
場合はこの電位を調整することによりフルケール電圧を
設計値に設定出来るが、これには基準電圧供給用端子及
びＤＡ変換器の出力端子を設ける必要があり調整も必要
となる。前述したように直並列形ＡＤ変換器は少ない素
子数で高精度のＡＤ変換器を実現出来る反面、内蔵した
ＤＡ変換器には最終精度が要求されるので精度に対する
要求が厳し〈従来技術では上記問題点があった。

〔課題を解決するための手段〕

本発明の等電流加算形ＤＡ変換器は、電流出力回路を含
むブロックを複数並列配置する手段と、前記電流出力回
路の出力電流を決める共通バイアス回路の少なくとも接
地配線を前記ブロック列を複数に分割して各々布線する
手段と、前記分割した各々の共通バイアス布線の中央に
前記共通バイアス回路の電流検出回路を設ける手段と、
前記電流出力回路の出力電流を決める定電流トランジス
タのエミッタ抵抗を当該定電流トランジスタを配置した
ブロックを含んで複数のブロックに渡って配置する手段
と、当該エミッタ抵抗の一部が上下ブロックのエミッタ
抵抗の一部と隣接配置する手段と、前記電流検出回路を
構成する定電流回路のエミッタ抵抗を当該電流検出回路
に接して配置された前記電流出力回路に渡って配置する
手段と、当該エミ、り抵抗の一部が前記電流出力回路を
構成する定電流回路のエミッタ抵抗の一部と隣接配置す
る手段とを有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）は本発明の一実施例による等電流加算形Ｄ
Ａ変換器の配置を示す平面図である。第１図（ｂ）はコ
ンパレータブロック内部の平面図、第１図（ｃ）は電流
検出部のブロック内部の平面図である。前記第５図に示
した電流出力回路を含んだコンパレータブロックＣＯＭ
ＰＩ〜ＣＯＭＰ３２は２つに分割して配置され、コンパ
レータブロックＣＯＭＰＩ〜ＣＯＭＰ　１６にはバイア
ス配線３Ａ及び接地配線２Ａにより前記電流出力回路の
定電流源トランジスタにバイアスＶＢが加えられる。

又、コンパレータブロックＣＯＭＰ　１７〜ＣＯＭＰ３
２にはバイアス配線３Ｂ及び接地配線２Ｂにより同じく
定電流源トランジスタにバイアスｖ！ｌが加えられてい
る。バイアス配線３Ａ、３Ｂ又接地配線２Ａ、２Ｂは各
々コンパレータブロック列の中間に位置したバイアス回
路ブロックｌの所で接続されている。さらに；ンパレー
タブロックＣＯＭＰ１〜ＣＯＭＰ１６のほぼ中間部に前
記第６図に示したバイアス回路の電流検出回路４Ａが配
置され、前記バイアス配線３Ａ及び接地配線２Ａにより
バイアスが加えられている。同じくコンパレータブロッ
クＣＯＭＰ１７〜ＣＯＭＰ３２の中間部にも電流検出回
路４Ｂが配置され、バイアス配線３Ｂ及び接地配線２Ｂ
によりバイアスが加えられている。上記電流検出回路４
Ａ、４Ｂは第６図に示したように、電流検出用トランジ
スタのコレクタ配線がバイアス回路ブロック１を構成す
る増幅器の入力に接続され（第１図（ａ）では図示せず
）電流出力回路の出力電流を検出している。又、各電流
出力回路の入力は各々のコンパレータ出力に接続される
（図示せず）。又、ブロック内部は第１図（ｂ）に示す
ようにトランジスタＱ７及び複数のブロックに渡って配
置された抵抗Ｒｎ　＋　Ｒｎ′及びトランジスタＱゎの
ベースとバイアス配線３とを接続する配線４及びトラン
ジスタＱ、ｌのエミッタと抵抗Ｒｎを接続する配線４′
及び抵抗Ｒ，，と抵抗Ｒ，，′を接続する配線４″及び
抵抗Ｒ７′と接地配線２とを接続する配線〜により前記
第５図に示した定電流回路を構成している。又抵抗Ｒ７
はコンパレータブロックＣＯＭ　Ｐ　ｎｉｌに含まれる
定電流トランジスタ（図示せず）のエミッタ抵抗を構成
する抵抗Ｒｎ＋１’と隣接配置され、抵抗Ｒ、ｌはコン
パレータブロックＣＯＭ　Ｐ　ｎ−１に含まれる定電流
トランジスタＱイー１のエミッタ抵抗を構成する抵抗Ｒ
ｆｉ−１と隣接配置されている。さらに第１図（ｃ）に
示すようにトランジスタＱＡ及び複数のブロックに渡っ
て配置された抵抗ＲＡ、　ＲＡ’及びトランジスタＱＡ
のベースとバイアス配線３Ａとを接続する配線４及びト
ランジスタＱＡのエミッタと抵抗ＲＡを接続する配線４
′及び抵抗ＲＡと抵抗ＲＡ’を接続する配線４″及び抵
抗ＲＡ　’と接地配線２Ａとを接続する配線４″′によ
って前記第６図に示した電流検出回路が構成されている
。又抵抗ＲＡはコンパレータブロックＧＯＭＰ９に含ま
れる電流出力回路の定電流トランジスタＱ、のエミッタ
抵抗を構成する抵抗Ｒ０′と隣接配置され、抵抗ＲＡ’
はコンパレータブロックＣＯＭＰ８に含まれる電流出力
回路の定電流トランジスタＱｓのエミッタ抵抗を構成す
る抵抗Ｒ８と隣接配置されている。

上述した本発明による等電流加算形ＤＡ変換器は、ＤＡ
変換器を構成する電流出力回路を含んだコンパレータブ
ロック列を２分割して、各々に前記電流出力回路のバイ
アス電位を加える構造となっている為、バイアス源から
の接地配線の布線長が従来の１７２になる。これにより
接地配線の電位上昇は接地電流も１／２になることから
従来の１７４の上昇となる。従って電流出力回路の出力
電流の変化も従来の１７４になりＤＡ変換器の精度を４
倍に改善する。又、バイアス回路の電流検出回路が各フ
ンパレータ列の中央に配置されているので当該電流検出
回路の接地電位は端部（ＣＯＭＰＩ及びＣＯＭＰ３２）
の電位上昇のほぼ１／２になる。

バイアス回路は当該電流検出回路の電流値ＩＲＩＩアが
基準電圧Ｖゎ、及び基準抵抗Ｒオアから定まる値になる
ように動作するので、当該電流検出回路より接地電位上
昇の少ない電流出力回路は出力電流が増加し、逆に接地
電位上昇の高い電流出力回路の出力電流は減少し、その
増減量は電流検出回路がコンパレータブロック列の中間
にあること、及びフンパレータブロック列の配置が等間
隔であり接地配線に流れ込む定電流源の電流が同じこと
から同一になる。従って電流出力回路の出力電流はバイ
アス回路ブロック１から離れるにつれて減少するが出力
電流の総和は変らないので、前記基準電圧ｖ３８２及び
基準抵抗Ｒ８８，及び電流１１１ｍ１アで設定したＤＡ
変換器のフルスケール電圧は変化しない。電流検出回路
は２１個に増えるが基準電圧ＶＲＩ！Ｆ及び基準抵抗’
ＲＲＩＦを適当に設計することにより電流ＩＲＥアを従
来と同一値に出来る。又、分割した接地配線の布線方法
及びコンパレータブロックの配列が同一であれば電流検
出回路はどちらか一方のみ配置しても同じ効果を得るこ
とが出来る。

さらに第１図（ｂ）に示すように定電流トランジスタＱ
、のエミッタ抵抗が複数のブロックに渡って配置されて
いる為、従来ブロック高さからブロック内部の配線領域
を除いた領域内に配置を制限されていたエミッタ抵抗を
ブロック高さとほぼ同寸法まで抵抗長をのばすことが出
来る為、ブロック面積を増すことなく高抵抗を得ること
が出来る。

又、抵抗長を従来より長く出来る為コンタクト抵抗の抵
抗値にしめる割合が従来より小さくなりコンタクト抵抗
のバラツキに起因する抵抗の相対精度のずれが改善され
る。さらにエミッタ抵抗を構成する抵抗が上下の定電流
回路のエミッタ抵抗を構成する抵抗と隣接配置している
ので抵抗幅及び抵抗体の濃度のバラツキに起因する抵抗
値のずれの整合が取れる為、定電流源回路のエミッタ抵
抗の相対精度を従来より改善出来る。従って電流出力回
路の出力電流のずれが改善されて従来よりＤＡ変換器の
微分誤差を少なくすることが出来る。

さらに第１図（ｃ）に示すように電流検出回路を構成す
る定電流回路のエミッタ抵抗が当該ブロックの両側に配
置したコンパレータブロックの電流出力回路の定電流ト
ランジスタのエミッタ抵抗の一部と隣接配置している為
、当該電流出力回路の出力電流と電流検出回路の電流は
従来に比べより整合が取れる為ＤＡ変換器のフルスケー
ル電圧はより精度良く設定出来る。

第２図（ａ）は本発明の第二実施例の平面図である。本
実施例ではｎ番目のコンパレータブロックＣＯＭＰｎ内
に配置された定電流トランジスタＱ、、のエミッタ抵抗
Ｒｎを一本の抵抗で構成した場合を示している。第一実
施例と同じくエミッタ抵抗Ｒ，の一部はｎ＋１番目のコ
ンパレータブロックに配置される定電流トランジスタ（
図示せず）のエミッタ抵抗Ｒ１＋、の一部と隣接配置さ
れており同じくｎ−１番目のコンパレータブロックに配
置される定電流トランジスタＱ０−１のエミッタ抵抗Ｒ
ｎ−１の一部と隣接配置されている。本例では第一実施
例で必要としていた２本の抵抗を直列接続する為の配線
が不要であること、及び抵抗長をさらに長く出来る為よ
り高抵抗を得ることが出来ること、さらに抵抗長が長く
なったことによりコンタクト抵抗のバラツキによる抵抗
比のずれがさらに少なくなること、又上、下ブロックの
エミッタ抵抗との隣接配置部分が多くなることによる抵
抗比精度の向上を有しており、第一実施例より高精度の
ＤＡ変換器を実現出来る。

第２図（ｂ）は本発明の第三実施例の平面図である。前
記第５図に示した電流出力回路を含んだコンパレータブ
ロック列５Ａ、５Ｂに対し各々２分割するようにバイア
ス回路ブロック１がラノ接地配線２が布線されている。

又、電流検出回路４はコンパレータブロック列５Ａの下
側接地配線の中央付近に配置され、バイアス配線及び接
地配線が接続（図示せず）され近傍の電流出力回路の定
電流回路に流れる電流を検出している。この実施例では
コンパレータブロック列を４分割してバイアス回路の接
地配線を布線しているので端部での電位上昇は従来の１
７１６となり、ＤＡ精度は前記第一実施例より改善され
る。又、電流検出回路は１箇所のみであるが４分割され
た接地配線に流れる電流及び布線方法が同一であるので
第一実施例で説明したようにＤＡ変換器のフルスケール
電圧のずれを防止出来る。又ブロック内部の定電流トラ
ンジスタのエミッタ抵抗は第一実施例あるいは第二実施
例の方法によることによりＤＡ変換器の微分誤差を改善
することが出来る。

〔発明の効果〕

以上説明したように本発明は、等電流加算形ＤＡ変換器
を構成する電流出力回路の共通接地配線を複数に分割し
て布線しその内の１つ以上の布線の中央付近に電流出力
回路の出力電流を決める電流検出回路を設置し布線する
ことにより電流出力回路の出力電流の変化を低減しフル
スケール電圧のずれを防止することが出来、ＤＡ変換精
度を改善する効果がある。また、フルスケール電圧がず
れていないので基準電圧を内蔵することが出来、フルス
ケール電圧の調整も不要となる。又、前記電流出力回路
及び電流検出回路を構成する定電流回路のエミッタ抵抗
を複数のブロックに渡って配置し、上、下ブロックの当
該エミッタ抵抗の一部と隣接配置することによりブロッ
ク形状を大きくすることなく電流出力回路の出力電流の
バラツキを低減することが出来、よってＤＡ変換器の微
分誤差の低減を図ることが出来る。又電流検出回路と電
流出力回路の電流値をより密接に検出出来る為より精度
良くフルスケール電圧の設定が可能となる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１実施例による等電流加算形
ＤＡ変換器の平面図。第１図（ｂ）は本発明によるコン
パレータブロック内の電流出力回路部の平面図。第１図
（ｃ）は本発明による電流検出回路部の平面図。第２図
（ａ）は本発明の第２実施例によるコンパレータブロッ
ク内の電流出力回路部の平面図。第２図（ｂ）は本発明
の第３実施例による等電流加算形ＤＡ変換器の平面図。 第３図（ａ）は従来の等電流加算形ＤＡ変換器の平面図
。第３図（ｂ）は従来のコンパレータブロック内の電流
出力回路部の平面図。第４図は直並列形ＤＡ変換器のブ
ロック図。第５図は電流出力回路。第６図はバイアス回
路。 １・・・・・・バイアス回路ブロック、２，２Ａ、２Ｂ
・・・・・・接地配線、３，３Ａ、３Ｂ・・・・・・バ
イアス配線、４．４Ａ、４Ｂ・・・・・・電流検出回路
、５Ａ、５Ｂ・・・・・・フンパレータブロック列、Ｃ
ＯＭＰ　ｎ　、　ＣＯＭＰ　ｎ−１，、ＣＯＭＰ　ｎ　
−２・・・・・・コンパレータブロック。 代理人　弁理士　　内　原　　　音 ＠道ル〃鮎隆部 （α） 第　ｆ　間 （Ｉ：）） ＄　１　図 （Ｃ） ＄ＩＩ￥ｒ （ａ、ノ 第　２　図 （Ｉ）） 第　２　凹 （０Ｌ） 第３　図 第　３　菌 葉４ｒｇＪ 茅　５１Ｍ 箒　　乙　　　図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上に差動電流スイッチと定電流源回路
   による電流出力回路を含むブロックを２＾ｍ個配置し相
   互に接続し、さらに当該電流出力回路の前記定電流源回
   路に共通バイアスを印加する為のバイアス回路を含んだ
   等電流加算形ＤＡ変換器を内蔵した直並列形ＡＤ変換器
   において、前記２＾ｍ個配置した電流出力回路を含むブ
   ロックの前記定電流源回路の共通接地配線を複数に分割
   し各々前記バイアス回路に接続し、前記分割した接地配
   線の少なくとも１つの接地配線の最初の電流出力回路の
   接地点と末端の電流出力回路の接地点までのほぼ中央に
   、前記電流出力回路の出力電流を決定する為の、前記電
   流出力回路の定電流源回路と同形式で同一電位にバイア
   スされた電流検出回路を接地することにより変換精度を
   向上させた等電流加算形ＤＡ変換器を内蔵した直並列形
   ＡＤ変換器。
2. （２）前記２＾ｍ個のブロックのｎ番目のブロックに含
   まれる前記定電流回路を構成する定電流トランジスタの
   エミッタ抵抗を当該ブロックを含んで複数のブロックに
   渡って配置し、当該抵抗の一部をｎ＋１番目のブロック
   に含まれる定電流トランジスタのエミッタ抵抗の一部と
   隣接配置し、当該抵抗の残りの一部をｎ−１番目のブロ
   ックに含まれる定電流トランジスタのエミッタ抵抗の一
   部と隣接配置したことを特徴とする特許請求の範囲第（
   １）項記載の直並列形ＡＤ変換器。
3. （３）前記電流検出回路を構成する定電流回路の定電流
   トランジスタのエミッタ抵抗を当該検出回路をはさむ前
   記電流出力回路を含むブロックに渡って配置し、各々の
   前記電流出力回路を構成する定電流トランジスタのエミ
   ッタ抵抗の一部と隣接配置したことを特徴とする特許請
   求の範囲第（１）項記載の直並列形ＡＤ変換器。