JP2811015B2 - 直並列ａｄ変換器 - Google Patents
直並列ａｄ変換器Info
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- JP2811015B2 JP2811015B2 JP1306244A JP30624489A JP2811015B2 JP 2811015 B2 JP2811015 B2 JP 2811015B2 JP 1306244 A JP1306244 A JP 1306244A JP 30624489 A JP30624489 A JP 30624489A JP 2811015 B2 JP2811015 B2 JP 2811015B2
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- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アナログ信号をディジタル信号に変換する
ための直並列型AD変換器に関する。
ための直並列型AD変換器に関する。
従来の技術 第２図に従来の直並列型AD変換器の構成を示す。第２
図において、１は入力電圧、2Aおよび2Bは基準電圧、３
は主基準電圧列、４は主比較器列、５は主論理回路、６
は副基準抵抗器列、７は副基準電圧列、８は副比較器
列、９は副論理回路、10はスイッチ列である。
図において、１は入力電圧、2Aおよび2Bは基準電圧、３
は主基準電圧列、４は主比較器列、５は主論理回路、６
は副基準抵抗器列、７は副基準電圧列、８は副比較器
列、９は副論理回路、10はスイッチ列である。
副基準抵抗器列６を複数個直列に接続して二つの基準
電圧2A,2Bを抵抗分割することにより、主基準電圧列３
が作成される。また、副基準抵抗器列６を構成する各抵
抗器Rsによって、主基準電圧列３のうちの二つの隣り合
う主基準電圧を抵抗分割することにより、副基準電圧列
７が作成される。主比較器列４は主基準電圧列３と入力
電圧１とをそれぞれ比較し、主論理回路５は主比較器列
４の出力を入力とし、入力電圧１が主基準電圧列３の内
のどの二つの主基準電圧の間に入っているかを決定す
る。これにより、入力電圧１は粗くAD変換される。続い
て、スイッチ列10は主論理回路５が決定した二つの主基
準電圧の間を分割する副基準電圧を選んで出力する。副
比較器列８はスイッチ列10の出力と入力電圧１とをそれ
ぞれ比較し、副論理回路９は副比較器列８の出力を入力
とし、入力電圧１が副基準電圧列７の内のどの二つの副
基準電圧の間に入っているかを決定する。これにより、
入力電圧１は細かくAD変換される。
電圧2A,2Bを抵抗分割することにより、主基準電圧列３
が作成される。また、副基準抵抗器列６を構成する各抵
抗器Rsによって、主基準電圧列３のうちの二つの隣り合
う主基準電圧を抵抗分割することにより、副基準電圧列
７が作成される。主比較器列４は主基準電圧列３と入力
電圧１とをそれぞれ比較し、主論理回路５は主比較器列
４の出力を入力とし、入力電圧１が主基準電圧列３の内
のどの二つの主基準電圧の間に入っているかを決定す
る。これにより、入力電圧１は粗くAD変換される。続い
て、スイッチ列10は主論理回路５が決定した二つの主基
準電圧の間を分割する副基準電圧を選んで出力する。副
比較器列８はスイッチ列10の出力と入力電圧１とをそれ
ぞれ比較し、副論理回路９は副比較器列８の出力を入力
とし、入力電圧１が副基準電圧列７の内のどの二つの副
基準電圧の間に入っているかを決定する。これにより、
入力電圧１は細かくAD変換される。
第２図に示す直並列型AD変換器では、スイッチ列10中
の各スイッチＳが導通状態となった時に、電荷が各スイ
ッチＳから副基準抵抗器列６に注入され、主基準電圧列
３が変動して正しくAD変換を行なうことが出来ないとい
う問題があった。
の各スイッチＳが導通状態となった時に、電荷が各スイ
ッチＳから副基準抵抗器列６に注入され、主基準電圧列
３が変動して正しくAD変換を行なうことが出来ないとい
う問題があった。
そこでこれを防ぐために、副基準抵抗器列６を構成す
る各抵抗器Rsの抵抗値を小さくし、電流を多く流すこと
によって電荷の注入による変化を小さくするようにして
いるが、この場合には副基準抵抗器列６を構成する各抵
抗器Rsの面積が大きくなってしまうため、AD変換器全体
の面積も大きくなってしまう問題があった。
る各抵抗器Rsの抵抗値を小さくし、電流を多く流すこと
によって電荷の注入による変化を小さくするようにして
いるが、この場合には副基準抵抗器列６を構成する各抵
抗器Rsの面積が大きくなってしまうため、AD変換器全体
の面積も大きくなってしまう問題があった。
第３図は、上記した問題点を解決するために工夫され
た従来の他の直並列型AD変換器の例を示す。この直並列
型AD変換器では、基準電圧2A,2Bと主基準電圧列３との
間が主基準抵抗器列11で接続されている。主基準抵抗器
列11を構成する各抵抗器Rmの抵抗値を小さくし、流れる
電流を多くすることによって、スイッチ列10中の各スイ
ッチＳが導通状態となったときに、電荷が各スイッチＳ
から副基準抵抗器列６に注入されても、主基準電圧列３
および副基準電圧列７の電圧の変動を小さくすることが
できる。また、この場合には、副基準抵抗器列６を構成
する各抵抗器Rsの抵抗値をあまり小さくしなくてもよい
ので、結果的にAD変換器全体の面積は第２図に示す従来
例よりも小さくなる。
た従来の他の直並列型AD変換器の例を示す。この直並列
型AD変換器では、基準電圧2A,2Bと主基準電圧列３との
間が主基準抵抗器列11で接続されている。主基準抵抗器
列11を構成する各抵抗器Rmの抵抗値を小さくし、流れる
電流を多くすることによって、スイッチ列10中の各スイ
ッチＳが導通状態となったときに、電荷が各スイッチＳ
から副基準抵抗器列６に注入されても、主基準電圧列３
および副基準電圧列７の電圧の変動を小さくすることが
できる。また、この場合には、副基準抵抗器列６を構成
する各抵抗器Rsの抵抗値をあまり小さくしなくてもよい
ので、結果的にAD変換器全体の面積は第２図に示す従来
例よりも小さくなる。
発明が解決しようとする課題 しかしながら、第３図に示す直並列型AD変換器を基板
上に配置する場合、一つの副基準抵抗器列６を直線状に
構成し、隣り合う副基準抵抗器列６同士を折り返すよう
に配置して並べることが面積の点で合理的であるが、副
基準抵抗器列６の両端を主基準抵抗器列11に接続するた
めには、少なくとも二つの副基準抵抗器列６に対して、
それと並行に配線12,13を置くことが必要となる。この
ため、スイッチ列10と副比較器列８とを接続して副比較
器列８と垂直に交わる配線14の長さは、配線12,13の太
さの分だけ長くなる。配線14の長さが長くなると、それ
に付随する浮遊容量が大きくなり、スイッチ列10の負荷
容量も大きくなる。すると、スイッチ列10内の各スイッ
チＳが副基準電圧列７中の一つの副基準電圧と副比較器
列８中の一つの副比較器の入力の間を導通状態としてか
ら、その副比較器の入力が副基準電圧と等しい電圧にな
るまでの時間が長くなり、結果的にAD変換にかかる時間
が長くなるという問題があった。
上に配置する場合、一つの副基準抵抗器列６を直線状に
構成し、隣り合う副基準抵抗器列６同士を折り返すよう
に配置して並べることが面積の点で合理的であるが、副
基準抵抗器列６の両端を主基準抵抗器列11に接続するた
めには、少なくとも二つの副基準抵抗器列６に対して、
それと並行に配線12,13を置くことが必要となる。この
ため、スイッチ列10と副比較器列８とを接続して副比較
器列８と垂直に交わる配線14の長さは、配線12,13の太
さの分だけ長くなる。配線14の長さが長くなると、それ
に付随する浮遊容量が大きくなり、スイッチ列10の負荷
容量も大きくなる。すると、スイッチ列10内の各スイッ
チＳが副基準電圧列７中の一つの副基準電圧と副比較器
列８中の一つの副比較器の入力の間を導通状態としてか
ら、その副比較器の入力が副基準電圧と等しい電圧にな
るまでの時間が長くなり、結果的にAD変換にかかる時間
が長くなるという問題があった。
本発明は、このような従来の問題を解決するものであ
り、動作が高速で面積の小さな直並列型AD変換器を提供
することを目的とする。
り、動作が高速で面積の小さな直並列型AD変換器を提供
することを目的とする。
課題を解決するための手段 本発明は、上記目的を達成するために、二つの基準電
圧の間を抵抗分割してそれぞれが複数の主基準電圧から
なる二つの主基準電圧列を作成する二つの主基準抵抗器
列と、それぞれが二つの主基準電圧の間を抵抗分割して
複数の副基準電圧からなる副基準電圧列を作成する複数
の副基準抵抗器列と、前記二つ主基準電圧列のうち一方
と入力電圧とをそれぞれ比較する主比較器列と、前記主
比較器列の出力を入力とする主論理回路と、前記複数の
副基準電圧列のうちの一つを選んで出力するスイッチ列
と、前記スイッチ列の出力と前記入力電圧とを比較する
副比較器列と、前記副比較器列の出力を入力とする副論
理回路とを備え、前記複数の副基準抵抗器列がそれぞれ
直列に接続されており、これらの副基準抵抗器列の接続
点が前記二つの主基準電圧列に交互に接続されている構
成を採用する。
圧の間を抵抗分割してそれぞれが複数の主基準電圧から
なる二つの主基準電圧列を作成する二つの主基準抵抗器
列と、それぞれが二つの主基準電圧の間を抵抗分割して
複数の副基準電圧からなる副基準電圧列を作成する複数
の副基準抵抗器列と、前記二つ主基準電圧列のうち一方
と入力電圧とをそれぞれ比較する主比較器列と、前記主
比較器列の出力を入力とする主論理回路と、前記複数の
副基準電圧列のうちの一つを選んで出力するスイッチ列
と、前記スイッチ列の出力と前記入力電圧とを比較する
副比較器列と、前記副比較器列の出力を入力とする副論
理回路とを備え、前記複数の副基準抵抗器列がそれぞれ
直列に接続されており、これらの副基準抵抗器列の接続
点が前記二つの主基準電圧列に交互に接続されている構
成を採用する。
作用 したがって、本発明によれば、副基準抵抗器列を直線
状に構成して隣り合う副基準抵抗器列同士を折り返すよ
うに配置し、これらの副基準抵抗器列の接続点のうち奇
数番目を一方の主基準抵抗器列に、偶数番目を他方の主
基準抵抗器列に接続することによって、副比較器列と並
行に走る配線の数を減らすことができるとともに、副比
較器列と垂直に交わる配線の長さを短くすることができ
る。これにより、浮遊容量が減少し、動作速度が速くな
るので、AD変換を高速に行なうことができる。
状に構成して隣り合う副基準抵抗器列同士を折り返すよ
うに配置し、これらの副基準抵抗器列の接続点のうち奇
数番目を一方の主基準抵抗器列に、偶数番目を他方の主
基準抵抗器列に接続することによって、副比較器列と並
行に走る配線の数を減らすことができるとともに、副比
較器列と垂直に交わる配線の長さを短くすることができ
る。これにより、浮遊容量が減少し、動作速度が速くな
るので、AD変換を高速に行なうことができる。
実施例 第１図は本発明の一実施例を示しており、第２図およ
び第３図に示した従来例と同様な構成を有しているの
で、同じ要素には同じ符号を付してある。第１図におい
て、１は入力電圧、2Aおよび2Bは基準電圧、3A,3Bは主
基準電圧列、４は主比較器列、５は主論理回路、６は副
基準抵抗器列、７は副基準電圧列、８は副比較器列、９
は副論理回路、10はスイッチ列、11A,11Bは主基準抵抗
器列である。
び第３図に示した従来例と同様な構成を有しているの
で、同じ要素には同じ符号を付してある。第１図におい
て、１は入力電圧、2Aおよび2Bは基準電圧、3A,3Bは主
基準電圧列、４は主比較器列、５は主論理回路、６は副
基準抵抗器列、７は副基準電圧列、８は副比較器列、９
は副論理回路、10はスイッチ列、11A,11Bは主基準抵抗
器列である。
第１図に示す直並列型AD変換器では、基準電圧2A,2B
を二つの主基準抵抗器列11A,11Bで抵抗分割し、それぞ
れ三つずつの主基準電圧からなる二つの主基準電圧列3
A,3Bを作成している。副基準抵抗器列６は、主基準抵抗
器列11Aで作成した主基準電圧列3Aと、主基準抵抗器列1
1Bで作成した主基準電圧列3Bとの交互に隣り合う主基準
電圧同士を接続し、その間を抵抗分割して副基準電圧７
を作成する。
を二つの主基準抵抗器列11A,11Bで抵抗分割し、それぞ
れ三つずつの主基準電圧からなる二つの主基準電圧列3
A,3Bを作成している。副基準抵抗器列６は、主基準抵抗
器列11Aで作成した主基準電圧列3Aと、主基準抵抗器列1
1Bで作成した主基準電圧列3Bとの交互に隣り合う主基準
電圧同士を接続し、その間を抵抗分割して副基準電圧７
を作成する。
基準電圧2A,2Bを主基準抵抗器列11A,11Bで抵抗分割し
て得られた主基準電圧列3B側の主基準電圧と入力電圧１
とが主比較器列４で比較され、主論理回路５は、主比較
器列４の出力を入力として入力電圧１が主基準電圧列3B
の内のどの二つの主基準電圧の間に入っているかを決定
する。これにより、入力電圧１は粗くAD変換される。続
いて、スイッチ列10は主論理回路５が決定した二つの主
基準電圧の間を分割する副基準電圧を選んで出力する。
副比較器列８はスイッチ列10の出力と入力電圧１とをそ
れぞれ比較し、副論理回路９は副比較器列８の出力を入
力として入力電圧１が副基準電圧列７の内のどの二つの
副基準電圧の間に入っているかを決定する。これによ
り、入力電圧１は細かくAD変換される。
て得られた主基準電圧列3B側の主基準電圧と入力電圧１
とが主比較器列４で比較され、主論理回路５は、主比較
器列４の出力を入力として入力電圧１が主基準電圧列3B
の内のどの二つの主基準電圧の間に入っているかを決定
する。これにより、入力電圧１は粗くAD変換される。続
いて、スイッチ列10は主論理回路５が決定した二つの主
基準電圧の間を分割する副基準電圧を選んで出力する。
副比較器列８はスイッチ列10の出力と入力電圧１とをそ
れぞれ比較し、副論理回路９は副比較器列８の出力を入
力として入力電圧１が副基準電圧列７の内のどの二つの
副基準電圧の間に入っているかを決定する。これによ
り、入力電圧１は細かくAD変換される。
このように上記実施例によれば、主基準抵抗器列11A,
11Bを構成する各抵抗器Rmの抵抗値を小さくし、流れる
電流を多くすることによって、スイッチ列10中の各スイ
ッチＳが導通状態になったときに、電荷が各スイッチＳ
から副基準抵抗器列６に注入されても、主基準電圧列3
A,3Bおよび副基準電圧列７の電圧の変動を小さくするこ
とができる。この場合、基準電圧１の変動量を第２図に
示すAD変換器と同程度にするためには、副基準抵抗器列
６を構成する各抵抗器Rsの抵抗値が同じであるとする
と、主基準抵抗器列11A,11Bを構成する各抵抗器Rmの抵
抗値を第３図の主基準抵抗器列11の２倍とすればよいの
で、抵抗器の面積およびAD変換器全体の消費電力の点で
は第３図のAD変換器と同等になる。また、副基準抵抗器
列６に並行な配線12,13のうち配線13が省略できるの
で、配線13の面積の分だけAD変換器全体の面積は小さく
なり、配線13の太さの分だけ配線14の長さは短くなる。
このため、それに付随する浮遊容量も小さくなり、スイ
ッチ列10の負荷容量も小さくなる。この結果、スイッチ
列10内の各スイッチＳが副基準電圧列７中の一つの副基
準電圧と副比較器列８中の一つの副比較器の入力が副基
準電圧と等しい電圧になるまでの時間が短くなり、結果
的にAD変換にかかる時間が短くなる。
11Bを構成する各抵抗器Rmの抵抗値を小さくし、流れる
電流を多くすることによって、スイッチ列10中の各スイ
ッチＳが導通状態になったときに、電荷が各スイッチＳ
から副基準抵抗器列６に注入されても、主基準電圧列3
A,3Bおよび副基準電圧列７の電圧の変動を小さくするこ
とができる。この場合、基準電圧１の変動量を第２図に
示すAD変換器と同程度にするためには、副基準抵抗器列
６を構成する各抵抗器Rsの抵抗値が同じであるとする
と、主基準抵抗器列11A,11Bを構成する各抵抗器Rmの抵
抗値を第３図の主基準抵抗器列11の２倍とすればよいの
で、抵抗器の面積およびAD変換器全体の消費電力の点で
は第３図のAD変換器と同等になる。また、副基準抵抗器
列６に並行な配線12,13のうち配線13が省略できるの
で、配線13の面積の分だけAD変換器全体の面積は小さく
なり、配線13の太さの分だけ配線14の長さは短くなる。
このため、それに付随する浮遊容量も小さくなり、スイ
ッチ列10の負荷容量も小さくなる。この結果、スイッチ
列10内の各スイッチＳが副基準電圧列７中の一つの副基
準電圧と副比較器列８中の一つの副比較器の入力が副基
準電圧と等しい電圧になるまでの時間が短くなり、結果
的にAD変換にかかる時間が短くなる。
発明の効果 以上の説明から明らかなように、本発明によれば、わ
ずかな回路の追加により、変換速度が速く面積の小さい
有用な直並列型AD変換器を実現することができる。
ずかな回路の追加により、変換速度が速く面積の小さい
有用な直並列型AD変換器を実現することができる。
第１図は本発明の一実施例を示す直並列型AD変換器の回
路図、第２図は従来の直並列型AD変換器の一例を示す回
路図、第３図は従来の直並列型AD変換器の他の例を示す
回路図である。 １……入力電圧、2A,2B……基準電圧、3A,3B……主基準
電圧列、４……主比較器列、５……主論理回路、６……
副基準抵抗器列、７……副基準電圧列、８……副比較器
列、９……副論理回路、10……スイッチ列、11A,11B…
…主基準抵抗器列、12,13,14……配線、Rs,Rm……抵抗
器、Ｓ……スイッチ。
路図、第２図は従来の直並列型AD変換器の一例を示す回
路図、第３図は従来の直並列型AD変換器の他の例を示す
回路図である。 １……入力電圧、2A,2B……基準電圧、3A,3B……主基準
電圧列、４……主比較器列、５……主論理回路、６……
副基準抵抗器列、７……副基準電圧列、８……副比較器
列、９……副論理回路、10……スイッチ列、11A,11B…
…主基準抵抗器列、12,13,14……配線、Rs,Rm……抵抗
器、Ｓ……スイッチ。
Claims (1)
- 【請求項１】二つの基準電圧の間を抵抗分割してそれぞ
れが複数の主基準電圧からなる二つの主基準電圧列を作
成する二つの主基準抵抗器列と、 それぞれが二つの主基準電圧の間を抵抗分割して複数の
副基準電圧からなる副基準電圧列を作成する複数の副基
準抵抗器列と、 前記二つの主基準電圧列のうち一方と入力電圧とをそれ
ぞれ比較する主比較器列と、 前記主比較器列の出力を入力とする主論理回路と、 前記複数の副基準電圧列のうちの一つを選んで出力する
スイッチ列と、 前記スイッチ列の出力と前記入力電圧とを比較する副比
較器列と、 前記副比較器列の出力を入力とする副論理回路と を備え、 前記複数の副基準抵抗器列がそれぞれ直列に接続されて
おり、これらの副基準抵抗器列の接続点が前記二つの主
基準電圧列に交互に接続されていることを特徴とした直
並列型AD変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306244A JP2811015B2 (ja) | 1989-11-24 | 1989-11-24 | 直並列ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306244A JP2811015B2 (ja) | 1989-11-24 | 1989-11-24 | 直並列ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165628A JPH03165628A (ja) | 1991-07-17 |
| JP2811015B2 true JP2811015B2 (ja) | 1998-10-15 |
Family
ID=17954738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306244A Expired - Fee Related JP2811015B2 (ja) | 1989-11-24 | 1989-11-24 | 直並列ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811015B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3887489B2 (ja) * | 1998-06-16 | 2007-02-28 | 富士通株式会社 | 基準電圧発生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60108046U (ja) * | 1983-12-27 | 1985-07-23 | 株式会社東芝 | アナログデジタル変換回路 |
-
1989
- 1989-11-24 JP JP1306244A patent/JP2811015B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165628A (ja) | 1991-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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