JPH01281762A

JPH01281762A - 半導体装置

Info

Publication number: JPH01281762A
Application number: JP63111244A
Authority: JP
Inventors: Noriyoshi Arai; 規由新井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-05-06
Filing date: 1988-05-06
Publication date: 1989-11-13
Anticipated expiration: 2010-12-20
Also published as: JPH07120712B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、多段ダーリントン・トランジスタを含む半
導体チップと、多段ダーリントン・トランジスタの応答
速度を上げるために半導体チップのそれぞれのベース間
に同方向かつ順次に接続されたスピードアップ用ダイオ
ードチップとを備えた半導体装置に関するものである。

〔従来の技術〕

第３図は、この種の半導体装置の従来例の１つである電
力用トランジスタ・モジュールの内部結線構造を示す平
面図であり、第４図はその電力用トランジスタ・モジュ
ールの等価回路を示す回路図である。第３図において、
絶縁基板１は図示しない放熱ベース板上に接合されてい
て、その絶縁基板１上には半導体チップ２と、モジュー
ルの外部に向けて延設される主電流用電極端子３および
信号用電極端子４と、モジュール内に限られる内部結線
端子５，６とが接合されている。半導体チップ２の詳細
内部構造は図示していないが、この半導体チップ２によ
って、第４図に示す４つのトランジスタＱ１．Ｑ２．Ｑ
３．Ｑ４からなる４段ダーリントン・トランジスタが形
成されている。

また、隣り合う各トランジスタのベース間に接続され、
４段ダーリントン・トランジスタの応答速度を上げるの
に用いられる３つのスピードアップ用ダイオードチップ
［）１．０２．Ｄ３が、各々のカソード側を信号用電極
端子４．内部結線端子５ａ、５ｂにそれぞれ半田付けし
て接続されている。

半導体チップ２上には各トランジスタＱ１〜Ｑ４のベー
スＢ１．Ｂ２．８３．８４に対応する４つのパッド領域
ｂ１．ｂ２．ｂ３．ｂ４が形成され、パッド領域ｂ１は
アルミワイヤからなる内部リード線７ａによって信号用
電極端子４に、パッド領域ｂ２は内部リード線７ｂによ
ってスピードアップ用ダイオードＤ１のアノード側に、
パッド領域ｂ３は内部リード線７ｃによってスピードア
ップ用ダイオードＤ２のアノード側に、パッド領域ｂ４
は内部リード線７ｄによってスピードアップ用ダイオー
ドＤ３のアノード側にそれぞれ接続され、さらにスピー
ドアップ用ダイオードＤ１のアノードは内部リード線７
ｅによって内部リード線５に、スピードアップ用ダイオ
ードＤ２のアノードは内部リード線７ｆによって内部リ
ード［１６に接続されている。また、半導体チップ２上
の一部分８は第４図におけるトランジスタＱ４のエミッ
タＥに相当しており、この部分８に形成されたパッド領
域ｅは内部リード線７ｇによって主電流用電極端子３に
接続されている。第４図における各トランジスタＱ１〜
Ｑ４のコレクタＣに相当する半導体チップ２の一部も、
別の図示しない主電流用電極端子に電気的に接続されて
いる。

放熱ベース板上に設けられた以上の各部材は、放熱ベー
ス板上に別に設けられる図示しない樹脂ケースによって
全体を囲まれ、その樹脂ケース内にエポキシ系樹脂を注
入固形化して封止され電力用トランジスタ・モジュール
とされる。

上記した電力用トランジスタ・モジュールの内部結線構
造において、パッド領域ｂ４は内部リード線７ｄを介し
てスピードアップ用ダイオードＤ３のアノードに接続さ
れ、そのダイオードＤ３のカソードは内部結線端子６．
内部リード線７ｆ。

７Ｃを介してパッド領域ｂ３に接続されるため、第４図
に示すようにトランジスタＱ４．Ｑ３のベース８４．Ｂ
３ｆｌｌにスピードアップ用ダイオードＤが介挿された
ことになる。またパッド領域ｂ３は内部リード線７Ｃを
介してスピードアップ用ダイオードＤ２のアノードに接
続され、そのダイオードＤ２のカソードは内部結線端子
５．内部リード線７ｅ、７ｂを介してパッド領域ｂ２に
接続されるため、第４図に示すようにトランジスタＱ３
゜Ｑ２のベース８３．８２間にスピードアップ用ダイオ
ードＤ２が介挿されたことになる。さらにパッド領域ｂ
２は内部リード線７ｂを介してスピードアップ用ダイオ
ードＤ１のアノードに接続され、そのダイオードＤ１の
カソードは信号用電極端子４、内部リード線７ａを介し
てパッド領域ｂ１に接続されるため、第４図に示すよう
にトランジスタＱ２．Ｑｌのベース８２．８１間にスピ
ードアップ用ダイオードＤ１が介挿されたことになる。

一方、スピードアップ用ダイオードＤ３のカソードは内
部結線端子６．内部リード線７ｆを介してスピードアッ
プ用ダイオードＤ２のアノードに接続され、またダイオ
ードＤ２のカソードは内部結線端子５．内部リード線７
ｅを介してスピードアップ用ダイオードＤ１のアノード
に接続されるため、第４図に示すように３つのスピード
アップ用ダイオードＤ１〜Ｄ３は互いに同方向に直列に
接続されたことにもなる。

したがって、第４図に示す４段ダーリントン・トランジ
スタでは、各トランジスタ０１〜Ｑ４のオフ動作におい
て、トランジスタＱ４のベースＢ４に蓄積された電荷は
スピードアップ用ダイオードＤ３を通じて′ｒｉ流ｉ流
上３て、トランジスタＱ３のベースＢ３に蓄積された電
荷はスピードアップ用ダイオードＤ２を通じて電流１２
として、トランジスタＱ２のベースＢ２に蓄積された電
荷はスピードアップ用ダイオードＤ１を通じて電流１１
としてそれぞれ信号用電極端子４へと引き扱かれ、応答
速度が早められる。

〔発明が解決しようとする課題〕

しかしながら、上記構成の半導体装置では、４段ダーリ
ントン・トランジスタに３つのスピードアップ用ダイオ
ードＤ１〜Ｄ３を接続するために、信号用電極端子４の
ほかに２つの内部結線端子５゜６が必要で、Ｈ置が大形
化するという問題点があった。

この発明は、このような問題点を解消するためになされ
たもので、多段ダーリントン・トランジスタにスピード
アップ用等のダイオードを接続するための内部結線端子
の数を少なくして装置を小形化できる半導体装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、段数が３段以上の多段ダ
ーリントン・トランジスタを含む半導体チップと、前記
多段ダーリントン・トランジスタのそれぞれのベース電
極間に同方向かつ順次に接続された複数のダイオードと
を備えた半導体装置であって、前記複数のダイオードチ
ップのうち、前記順次の接続において互いに隣接するダ
イオードチップ対を、それらのアノードとカソードとの
関係を互いに逆向きとしつつ共通の内部結線端子上に設
けることにより、前記ダイオードチップ対の間の電気的
接続が行なわれている。

〔作用〕

この発明においては、順次の接続において互いに隣接す
るダイオードチップ間の相互接続が共通の内部結線単位
を介してなされることにより、内部結線端子の必要個数
が少なくなる。

（実施例）第１図はこの発明による半導体装置の一実施例である電
力用トランジスタ・モジュールの内部結線構造を示す平
面図であり、第２図はその電力用トランジスタ・モジュ
ールの等価回路を示す回路図である。第１図において、
１〜５．７Ｑ、８゜ｂ１〜ｂ３．ｅは上記従来装置と全
く同一のものであり、半導体チップ２に形成されている
４段ダーリントン・トランジスタも第２図に示すように
従来装置と全く同一である。

このモジュールでは、４段ダーリントンφトランジスタ
の隣り合う各トランジスタのベース間に接続され、その
応答速度を上げるのに用いられる３つのスピードアップ
用ダイオードチップＤ１゜Ｄ２．Ｄ３のうち、ダイオー
ドＤ１はそのカソード側を信号用電極端子４に、ダイオ
ードＤ２はそのアノード側を内部結線端子５に、またダ
イオードＤ３はそのカソード側を内部結線端子５上にそ
れぞれ半田付けして接続されている。すなわち、内部結
線端子５は２つのダイオードＤ２．Ｄ３の結線端子に共
用されており、このダイオードチップ対Ｄ２．Ｄ３のそ
れぞれにおけるアノードとカソードとの上下関係は互い
に逆向きとなっている。

換言すれば、ダイオードチップＤ２．Ｄ３は、それらの
配置状態において、互いに逆特性となっている。したが
って、内部結線端子５は１つで足りることになる。

そして、４段ダーリントン・トランジスタの４つのトラ
ンジスタＱ１．Ｑ２．Ｑ３．Ｑ４のベース８１．８２．
８３．Ｂ４に対応する半導体チップ２上の各々のパッド
領域ｂ１．ｂ２．ｂ３．ｂ４のうち、パッド領域ｂ１は
アルミワイヤからなる内部リード線９ａによって信号用
電極端子４に、パッド領域ｂ２は内部リード線９ｂによ
ってスピードアップ用ダイオードＤ１のアノード側に、
パッド領域ｂ３は内部リード線９Ｃによって内部結線端
子５に、パッド領域ｂ４は内部リード線９ｄによってス
ピードアップ用ダイオードＤ３のアノード側にそれぞれ
接続されている。さらにスピードアップ用ダイオードＤ
１のアノードは内部リード線９ｅによってスピードアッ
プ用ダイオードＤ２のカソードに接続されている。その
他の構成は従来装置の場合と同様であり、ここではその
説明を省略する。

上記した電力用トランジスタ・モジュールの内部結線構
造において、パッド領域ｂ４は内部リード線９ｄを介し
てスピードアップ用ダイオードＤ３のアノードに接続さ
れ、そのダイオードＤ３のカソードは内部結線端子５．
内部リード線９Ｃを介してパッド領域ｂ３に接続される
ため、第２図に示すように、トランジスタＱ４．Ｑ３の
ベース８４．８３間にスピードアップ用ダイオードＤ３
が介挿されたことになる。またパッド領域ｂ３は内部リ
ード線９Ｇ、内部結線端子５を介してスピードアップ用
ダイオードＤ２のアノードに接続され、そのダイオード
Ｄ２のカソードは内部リード線９ｅ、９ｂを介してパッ
ド領域ｂ２に接続されるため、第２図に示すようにトラ
ンジスタＱ３゜Ｑ２のベース８３，８２間にスピードア
ップ用ダイオードＤ２が介挿されたことになる。さらに
パッド領域ｂ２は内部リード線９ｂを介してスピードア
ップ用ダイオードＤ１のアノードに接続され、そのダイ
オードＤ１のカソードは信号用電極端子４．内部リード
線９ａを介してパッド領域ｂ１に接続されるため、第２
図に示すようにトランジスタＱ２．Ｑ１のベースＢ２．
８１間にスピードアップ用ダイオードＤ１が介挿された
ことになる。

一方、スピードアップ用ダイオードＤ３のカソードは内
部結線端子５を介してスピードアップ用ダイオードＤ２
のアノードに接続され、またダイオードＤ２のカソード
は内部リード線９ｅを介してスピードアップ用ダイオー
ドＤ１のアノードに接続されるため、第２図に示すよう
に３つのスピードアップ用ダイオードＤ１〜Ｄ３は互い
に同方向かつ直列に接続されたことにもなる。

したがって、第２図に示す４段ダーリントン・トランジ
スタでは、各トランジスタ０１〜Ｑ４のオフ動作におい
て、従来装置の場合と同様にして、トランジスタＱ４の
ベースＢ４に蓄積された電荷がダイオードＤ３を通じて
電流ｉ３として、トランジスタＱ３のベースＢ３に蓄積
された電荷はダイオードＤ２を通じて電流１２として、
トランジスタＱ２のベースＢ２に蓄積された電荷はダイ
オードＤ１を通じて電流１１としてそれぞれ信号用電極
端子４へと引き抜かれ、応答速度が早められる。トラン
ジスタＱ１のベースＢ１に蓄積された電荷は第１図に示
す内部リード線９ａを流れる電！ｉｏとして信号用電極
端子４側へ引き抜かれる。

つまり、動作としては第３図の従来例と同様の動作を維
持しつつ、内部結線端子の数を減少させたことになる。

〔発明の効果〕

以上のように、この発明によれば、同方向かつ順次の接
続において互いに隣接するダイオードチップ対につき、
それぞれのアノードとカソードとの関係を互いに逆向き
としつつそれらを共通の内部結線端子上に設けているた
め、内部結線端子の必要個数が少なくなり、半導体装置
を小形化できる。

【図面の簡単な説明】

第１図はこの発明による半導体装置の一実施例の内部結
線構造を示す平面図、第２図はその半導体装置の等価回
路を示す回路図、第３図は従来の半導体装置の内部結線
構造を示す平面図、第４図はその半導体装置の等価回路
を示す回路図である。図において、２は半導体チップ、４は信号用電極端子、
５，６は内部結線端子、９ａ〜９ｅは内部リード線、Ｄ
１〜Ｄ３はスピードアップ用ダイオード（ダイオードチ
ップ）、０１〜Ｑ４は４段ダーリントン・トランジスタ
の各段のトランジスタである。なお、各図中同一符号は同一または相当部分を示す。第１図第２図

Claims

【特許請求の範囲】

（１）段数が３段以上の多段ダーリントン・トランジス
タを含む半導体チップと、前記多段ダーリントン・トラ
ンジスタのそれぞれのベース電極間に同方向かつ順次に
接続された複数のダイオードとを備えた半導体装置にお
いて、前記複数のダイオードチップのうち、前記順次の接続に
おいて互いに隣接するダイオードチップ対を、それらの
アノードとカソードとの関係を互いに逆向きとしつつ共
通の内部結線端子上に設けることにより、前記ダイオー
ドチップ対の間の電気的接続が行なわれていることを特
徴とする半導体装置。