JPH01284132A - 位相比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 データの書込みクロックと読出しクロックの位相比較結
果により、所定自走発振周波数を有して所定速度のクロ
ックを発生するフェーズロックドループの出力を制御す
る位相比較回路に関し、メモリ段数にも基準となるクロ
ックのデユーティファクタにも無関係でしかもクロック
発生回路に対して誤制御をかけることがない位相比較回
路を実現することを目的とし、 複数段のメモリ素子からなるメモリに書込まれている入
力データを読出すために前記メモリ段に対応して複数相
の読出しクロックを発生する読出しクロック発生手段か
らの第１相の読出しクロックと、入力データと同一速度
を有するクロックに基づき、入力データを前記メモリの
一段目へ書込むための第１相の書込みクロックとの位相
を比較する比較手段と、所定自走発振周波数を有するフ
ェーズロックドループからなるクロック発生手段から出
力する読出しクロック発生手段をアクセスするための所
定速度の読出し基準信号にて前記比較手段から出力する
比較結果出力を打ち直す同期手段とを備え構成する。

〔産業上の利用分野〕

本発明は、データの書込みクロックと読出しクロックの
位相比較結果により、所定自走発振周波数を有して所定
速度のクロックを発生するフェーズロックドループの出
力を制御する位相比較回路に関する。

例えば、ディジタル伝送方式で正しく信号を再生するた
めの同期処理の１つとして、スタッフパルスの挿入・除
去により同期を取るスタッフ同期方式が採用されている
。

このような場合におけるパルススタッフの送受信側では
、バッファメモリ、読出しクロック、書込みクロックと
、位相比較回路、電圧制御発振回路（以下■ＣＯと称す
る）等からなるフェーズロックドループ（以下ＰＬＬと
称する）を用いて、スタッフパルスを挿入・除去し、ク
ロック周波数の変換を行うことにより同期を取っている
。

この時のバッファメモリはＦＩＦＯのメモリ素子を複数
段使用し、シリアルデータを複数のパラレルデータに変
換して書込み、パラレルデータをシリアルデータに変換
しながら読出すことによりクロック周波数の変換を行っ
ている。

かかる変換がバッファメモリの段数の変更やクロックの
デユーティ比等に無関係に行われ、しかも変換時に発生
するジッタを少なくすることが必要である。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図は従来例
における処理状況を説明する図、第６図は他の従来例を
説明するブロック図、第７図は他の従来例における処理
状況を説明する図をそれぞれ示す。

第４図に示す従来例はメモリ１の段数を５ビツトにした
時の例であり、この時位相比較回路４で比較するクロッ
ク位相として３相目の書込みクロックφ３　（＝φｎ／
２）と、ｌ相目の読出しクロックφ１とした場合である
。

書込みクロック発生回路２は書込みデータ■と同期して
送られて来る書込み基準クロック■からｎ相の書込みク
ロックφ１〜φｎを発生する。

この各相の書込みクロックφ１〜φｎはメモリ１のｎ段
（ビット）にそれぞれ対応したものとなる。又、読出し
クロック発生回路３から発生する各相の読出しクロック
φｌ〜φｎも同様にメモリ１のｎ段（ビット）にそれぞ
れ対応したものとなる。

メモリ１はシリアルで入力する書込みデータ■を書込み
クロックφ１〜φｎにより各段（ビット）をパラレルに
変換して書込み保持し、読出しクロックφ１〜φｎにて
読出す場合にはシリアルに変換して読出す。

クロック発生回路５は読出しクロック発生回路３及び位
相比較回路４とで形成したディジタルＰＬＬ（以下ＤＰ
ＬＬと称する）をなし、位相比較回路４からの比較結果
信号を直流成分にして、その大小直流成分にて自走発振
周波数を変え、これを読出し基準クロック■として発生
している。

尚、Ｄ　Ｐ　Ｌ　Ｌの基本的構成としては、ディジタル
変換した入力信号をディジタル電圧制御発振器（以下ｖ
ＣＯと称する）から出力する信号と位相比較し、その比
較結果はディジタルフィルタを介してディジタルｖＣＯ
の制御信号として印加され、一方ではアナログ変換して
出力信号として取り出すように構成されている。

第５図（Ａ）は書込みデータ■をパラレルに変換して書
込む状況を示す。即ち、５ビツトのデータＡ−Ｅをメモ
リ１へ書込む場合、書込みクロックφ１にてデータ八を
書込み、書込みクロックφ５にてデータＥを書込む。

この時のメモリｌを読出す位相としては、書込みクロッ
クφ１〜φ５の中間の位相位置から読出しを開始した方
がクロックの位相ばらつきに対して一番安全である。

即ち、メモリ１に対する書込みデータのタイミングと読
出すタミングとは非同期でしかも速度も異なるため、メ
モリ１ヘデータを書込み開始したと同時に読出しを開始
すると、旧データを読出す可能性があり、又メモリ１ヘ
データの書込みが完了してから読出しを開始すると処理
時間が長くなる等の問題が発生する。

従って、上述の５ビツトのデータＡ−Ｈの場合は、書込
みクロックφ３にてデータＣが書込み終了した時点から
データへの読出しを開始するように設定されている。

従って、位相比較回路４は書込みクロックφ３と読出し
クロックφｌとの位相比較を行い、位相が一致した場合
にはその比較結果出力は“０”レベルで出力せず、ずれ
量に応じて“Ｈ”又は“Ｌ”信号を出力する。

クロック発生回路５はこの比較結果信号■′により、読
出し基準クロック■の周期を制御する。

即ち、第５図（Ｂ）に示すように比較結果信号■′が“
Ｈ”の時はクロック発生回路５は周期を短くし、”Ｌ”
の時は周期を長くするように制御■ した読出し基準クロック→を発生する。

従って、第５図（Ｃ）に示すように、書込みクロックφ
３を中心に読出しクロックφｌの位相は時間的に前後に
動くことになる。

上述の第４図に示す従来例におて、例えばメモリ１の段
数を５ビツトから１０ビツトに変更し、位相比較回路４
での位相比較位置を５ビツトの時と同じく書込みクロッ
クφ３と読出しクロックφ１とで行うと、第５図（Ｄ）
で示すように読出しクロックφ１の前後の余裕にばらつ
きが生じることになる。

即ち、前余裕が２ビツトで後余裕が８ビツトとばらつき
、このばらつきの幅によってはデータ読出しが旧データ
を読出ず可能性があるため、位相比較位置を６相目にす
ることにより前後の余裕を均一にする必要がある。

一方、第６図に示す他の従来例では書込みクロックφ１
と読出し゛クロフクφｌとの位相を比較する２つのフリ
ップフロップ回路（以下Ｆ、Ｆ回路と称する）６１．６
２を有し、Ｆ、Ｆ回路６１゜６２の出力を排他的論理和
する排他的論理和回路（以下Ｅ−ＯＲ回路と称する）６
３とを備えて構゛成されている。

又、この時のクロック発生回路７を構成するＰＬＬは、
第７図に示すような位相比較結果信号■″の“Ｈ”の時
間とＬ″の時間の時間差を積分し、この差の和がある値
に達した時に読出し基■ 準クロック・の周期を変えるように制御するものである
。

従って、第６図に示す従来例では、メモリ段数を変更し
ても比較する位相位置を変更する必要がなく、しかも基
準となるクロックのデユーティファクタにも無関係にな
る。

〔発明が解決しようとする課題〕

上述のように第４図に示す従来例では、メモリ段数を変
更する度に比較する位相位置を変更する必要があり、し
かも書込みクロックに対する読出しクロックの位置が中
心位置に設定するためには、比較する書込みクロックの
デユーナイフ１クタが５０％である必要がある。

一方、第６図に示す従来例ではメモリ段数を変更しても
比較する位相位置を変更する必要はなく、しかも基準と
なるクロックのデユーティファクタにも無関係になるが
、位相比較結果信号■“の立ち上がりエツジが読出し基
準クロック■に対して非同期であるため、クロック発生
回路７に対して誤制御をかける可能性があった。

本発明は、メモリ段数にも基準となるクロックのデユー
ティファクタにも無関係でしかもクロック発生回路に対
して誤制御をかけることがない位相比較回路を実現する
ことを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の８１は複数段
のメモリに書込まれている入力データを読出すためにメ
モリ段に対応して複数相の読出しりロックφ１〜φｎを
発生する読出しクロック発生手段３０からの第１相の読
出しクロックφ１と、入力データと同一速度を有するク
ロックに基づき、入力データをメモリの一段目へ書込む
ための第１相の書込みクロックφｌとの位相を比較する
比較手段であり、 ８２は所定自走発振周波数を有するフェーズロックドル
ープからなるクロック発生手段７０から出力する読出し
クロック発生手段３０をアクセスするための所定速度の
読出し基準信号■にて比較手段８１から出力する比較結
果出力を打ち直す同期手段であり、 かかる手段を備えることにより本課題を解決するための
手段とする。

〔作　用〕

１段目のメモリに対してデータを書込むためのタイミン
グである１相目の書込みクロックφ１と１段目のメモリ
からデータを読出すためのタイミングである１相目の読
出しクロックφ１とを比較手段８１にて位相比較し、そ
の比較結果用ツノを同期手段８２にてクロック発生手段
７０から出力する読出しクロック発生手段３０をアクセ
スするための読出し基準クロックのタイミングで打ち直
すことにより、メモリ段数にも基準となるクロックのデ
ユーティファクタにも無関係でしかもクロック発生手段
７０に対して誤制御をかけることがなく、書込みクロッ
クに対する読出しクロックの位相比較位置を常に一定位
置で確保することが可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における処理状況を説明する図をそれぞ
れ示す。尚、全図を通じて同−符０１の実施例であり、
第１図で説明した比較手段８１として、第十図で説明し
た２つのＦ、Ｆ回路６１．６２とＥ−ＯＲ回路６３から
なる比較部８ａｓ 同期手段８２として、インバータ回路８２ｂと２つのＦ
、Ｆ回路８．２ｅ、８２ｄからなる同期部８２ａから構
成した例である。

又、本実施例のメモリーは第４図で説明したのと同じ内
容する有するメモリ段数が５ビツトの場合であり、その
時の書込みクロックφｌ〜φ５と読出しクロッ、りφ１
〜φ５の位相比較は、第１相目である書込みクロックφ
１と読出しクロックφ１で行うものとする。

この２つのクロックφｌを比較する比較部８１ａの出力
は、第３図（Ｃ）の上段の信号（位相比較■“で示す）
となり、これを同期部８２ａで読出し基準クロ・ンク（
信号）■で打ち直し同期処理した信号が、第３図（Ｃ）
の下段に示す信号（同期位相比較出力■で示す）である
。

本実施例のクロック発生回路ＩＱａは第７図で説明した
のと同一の内容を有するもので、同期部８２ａの出力の
“Ｈ”の時間と“Ｌ”の時間差を積分し、この差の和が
ある値に達した時に読出し基準クロック（信号）■の周
期を変える制御を行うものである。

尚、この時同期部８２ａの出力■は続出し基準クロック
（信号）■と同期しているため、クロック発生回路７０
ａに対して誤制御を掛けることが防止される。

〔発明の効果〕

以上のよ・うな本発明によれば、メモリ段数にも基準と
なるクロックのデユーティファクタにも無関係でしかも
読出しクロックを作成するための基準信号を発生するク
ロック発生回路に対しても誤制御をかけることがない位
相比較回路を実現することが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における処理状況を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
における処理状況を説明する図、第６図は他の従来例を
説明するブロック図、第７図は他の従来例における処理
状況を説明する図、 をそれぞれ示す。 図において、 ｌはメモリ、 ２は書込みクロック発生回路、 ３は読出しクロック発生回路、 ４．６は位相比較回路、 ５．７．７０ａはクロック発生回路、 ３０は続出しクロック発生手段、 ６１．６２，８２ｃ、８２ｄはＦ、　Ｆ回路、７０はク
ロック発生手段、 ８０は位相比較手段、 ８０ａは位相比較部、 ８１は比較手段、 ８１ａは比較部、 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 　複数段のメモリ素子からなるメモリに書込まれている
   入力データを読出すために前記メモリ段に対応して複数
   相の読出しクロック（φ１〜φｎ）を発生する読出しク
   ロック発生手段（３０）からの第１相の読出しクロック
   （φ１）と、前記入力データと同一速度を有するクロッ
   クに基づき、該入力データを前記メモリの一段目へ書込
   むための第１相の書込みクロック（φ１）との位相を比
   較する比較手段（８１）と、 所定自走発振周波数を有するフェーズロックドループか
   らなるクロック発生手段（７０）から出力する前記読出
   しクロック発生手段（３０）をアクセスするための所定
   速度の読出し基準信号（（５））にて前記比較手段（８
   １）から出力する比較結果出力を打ち直す同期手段（８
   ２）とを備えることを特徴とする位相比較回路。