JPS62173831A - ビツト同期信号再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、Ｐ　ＣＭ　（Ｐｕ１ｓｅ　Ｃｏｄｅ　Ｍｏ
ｄｕｌａｔｉｏｎ）伝送における正確なビットタイミン
グを与えるビット同期信号を再生するためのビット同期
信号再生回路に関する。

［従来の技術］ ＰＣＭ伝送における再生情報のビットタイミング情報に
は、外部タイミング信号と、自己タイミング信号とがあ
る。そのうち、外部タイミング信号は、別のケーブルで
送信、あるいは同一ケーブルでＰＣＭ信号と重畳、また
はＰＣＭ信号と時分割で挿入されている。

一方、自己タイミング信号は、再生もしくは受信する符
号系列自体の中からタイミング成分を抽出するもので、
その操作が簡単であり、また、再生符号との位相偏差が
生じにくいので、従来から広くこの種のビット同期信号
再生回路に用いられている。そこで、上記自己タイミン
グ信号を抽出するための位相同期型、すなわち、Ｐ　Ｌ
　Ｌ　（ＰｈａｓｅＬｏｃｋｅｄ　Ｌｏｏｐ）回路の従
来例を第３図に示す。

このＰＬＬ回路は、位相比較器１．ループフィルタ２．
直流アンプ３．電圧制御発振器４．および１／Ｎ分周器
５から構成されている。

上記の構成において、ＰＣＭデータＳ１と、電圧制御発
振器４との出力信号Ｓ２とを位相比較器１に入力し、こ
の位相比較器１により位相検波を行い、ジッタ成分とな
る位相誤差信号を出力する。

この位相誤差の出力信号Ｓ３をループフィルタ２に導き
、このループフィルタ２で直流成分に変換を行い、次の
電圧制御発振器４の制御電圧とする。

そして、この電圧制御発振器４で発生したクロックは、
１／Ｎ分周器５を介して位相比較器１へ負帰還し、次の
データと比較し、位相検波を行う閉ループを形成してい
る。

［発明が解決しようとする問題点］ 従来のＰＬＬ回路は、上記のように閉ループの構成とな
っているため、位相誤差に対する追従性。

ロックインレンジの広さ、引き込み時間の短縮など不安
定な面があり、数多くの調整、および安定素子を必要性
とするなどの問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、位相誤差に対する追従性が良く、安定かつ
正確な出力電圧が得られるＰＣＭ伝送におけるビット同
期信号再生回路を提供することを目的とする。

［問題点を解決するための手段］ この発明に係わるビット同期信号再生回路は、ジッタ成
分を含んだＰＣＭ信号のエツジ部分を零ボルトを基準と
する正方向、負方向の正パルス。

負パルスに変換する変換手段を設けたものである。

［作用］ この発明に係わるビット同期信号再生回路においては、
前記変換手段によって出力された位相誤差信号を、ルー
プフィルタを介して電圧制御発振器に帰還させ、ＰＣＭ
信号のエツジ部分の間隔の変動に追従して制御する。

［実施例］ 以下に、この発明のビット同期信号再生回路の実施例に
ついて、図を参照して説明する。

第１図は、この発明の一実施例を示すビット同期信号再
生回路のブロック図である。

図において、ループフィルタ２の前段には、ジッタ成分
を含んだＰＣＭデータＳ１の最小繰り返し幅（１／２　
ｆ　ｍａｘ　）の半分の時間（半クロック）だけ遅延さ
せた信号を生成する半クロツク遅延手段として、ＣＲ積
分回路６およびインバータ７を有する。８は上記半クロ
ツク遅延手段によって遅延された信号と、元の信号との
排他論理和を取るエクスクル−シブ・オア回路、９はイ
ンバータ９８．１／２分周器９ｂ、ディレー・フリップ
・フロップ９ｃ、およびインバータ９ｄからなるタイミ
ング回路、１０は前記エクスクル−シブ・オア回路８か
らの出力と、前記タイミング回路９がらの出力との論理
積を取るＡＮＤ回路、１１は同じく前記エクスクル−シ
ブ・オア回路８の出力と、インバータｌｌａを介して得
た前記タイミング回路９からの反転出力との論理積を取
るＡＮＤ回路である。

１２．１３は、前記ＡＮＤ回路１０．１１の出力パルス
を、たとえば、＋１２ボルト、−１２ボルトの出力パル
スに変換するための置（Ｔｒａｎｓｉｓｔｅｒ　Ｔｒａ
ｎｓｉｓｔｅｒ　Ｌｏｇｉｃ）、１４．１５は、前記Ｔ
ＬＬ１２．１３の出力を抵抗加算するための抵抗である
。

以上により、ジッタ成分を含んだＰＣＭ信号のエツジ部
分の正パルス信号、負パルス信号への変換手段を構成す
る。

なお、図中、１６は、インバータ９ｄを介した１７２分
周器９ｄからのクロック信号が入力された時のみ、ＰＣ
ＭデータＳｌのＤ入力が回路に作用するディレー・フリ
ップ・フロップである。

次に、上記のような構成のビット同期信号再生回路の動
作について、第２図のタイミングチャートを参照して説
明する。

まず、第２図の■に示すジッタ成分を含んだＰＣＭデー
タＳ１は、ＣＲＩ分回路６．インバータ７を介してＰＣ
ＭデータＳ、の最小繰り返し幅（１／２　ｆ　ｍａｘ　
）の半クロックだけ遅延させられ、同図■に示すパルス
信号となる。このパルス信号と元のＰＣＭ信号Ｓ１との
排他論理和を、エクスクル−シブ・オア回路８にて取る
ことにより、同図■に示すようにデータ変化点であるエ
ツジ部分を検出したパルス信号を得る。

次に、電圧制御発振器４からの発振出力を、１／Ｎ分周
器５により分周し、タイミング回路９のディレー・フリ
ップ・フロップ９ｃにより、ｆｍａｘの４倍の周波数で
、Ｉ／２分周器９ｄを介したｆｍａｘの２倍の周波数■
をラッチし、クロツクの立ち下がりの変化点において、
ｆ　ｒａａｘの２倍の周波数■のハイの部分を２等分す
るようにタイミングが合わせられる。

また、ＡＮＤ回路１０．１１により、それぞれ■と■、
■と■のパルス信号の反転出力の論理積を取ることで、
■で示すエツジ部分のパルス信号を２等分する。

ところで、■で示すエツジ部分のパルス信号がジッタ成
分を含まない場合には、かかるパルスは完全に２等分さ
れ、ＡＮＤ回路１０．１１から出力される■、■で示す
パルス信号のパルス幅は等しくなる。

一方、■で示すパルス信号のパルス間隔が、ジッタ成分
を含まない時に比較して進んでくると、■で示すパルス
信号のパルス幅は広く、■で示すパルス信号のパルス幅
は狭くなる。逆に、■で示すパルス信号のパルス間隔が
、ジッタ成分を含まない時に比較して遅れてくると、■
で示すパルス信号のパルス幅は狭く、■で示すパルス信
号のパルス幅は広くなる。

上記の処理により、ＰＣＭデータＳ１のジッタ成分を２
つのパルス幅を持つパルス信号に変換したことになる。

次に、ＴＴＬ１２．１３により、■で示すパルス信号を
、たとえば＋１２ボルト、■で示すパルス信号を一１２
ボルトにそれぞれ変換し、抵抗１４．１５を介して抵抗
加算し、＋１２ボルトに振れる■で示す交流波形の信号
に整形する。この■で示す交流波形の信号を、次のルー
プフィルタ２、直流アンプ３を通すと、■に示すように
プラス、マイナスが同じ幅の波形では、直流零ボルト付
近となり、また、プラス幅が大きくなると、プラスの直
流、マイナス幅が大きくなると、マイナスの直流が出力
されることになる。

この直流出力を電圧制御発振器４に入力すると、エツジ
間隔が遅れてくると進むように、逆にエツジ間隔が進ん
でくると遅れるように自動的に制御されたクロックが発
生し、最終的に■で示すビットクロックと、［相］で示
すＰＣＭデータＳ１が、ディレー・フリップ・フロップ
１６を介して出力される６ 〔発明の効果］ 以上の説明のように、この発明のビット同期信号再生回
路は、ＰＣＭデータのエツジ部分を、零ボルトを中心と
するパルス信号に直し、正方向。

負方向のジッタ量を正パルスおよび負パルスのパルス幅
を有するパルス信号に変換することにより、交流パルス
信号のパルス幅で零ボルトを中心として安定に直流電位
を制御でき、パルス電位を大きくすればするほど変化量
のダイナミックレンジが大きくなり、追従性に富んだビ
ット同期信号が再生できるなど優れた効果を奏する。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すビット同期信号再
生回路のブロック図、第２図は、前記ビット同期信号再
生回路の動作を示すタイミングチャート、第３図は、従
来のビット同期信号再生回路の一例を示すブロック図で
ある。 ２・・・ループフィルタ、３・・・直流アンプ、４・・
・電圧制御発振器、５・・・１／Ｎ分周器、６・・・Ｃ
Ｒ積分回路、７・・・インバータ、８・・・エクスクル
−シブ・オア回路、９・・・タイミング回路、１０□　
１１・・・ＡＮＤ回路、１２．１３・・・ＴＬＬ、１４
．１５・・・抵抗、１６・・・ディレー・フリップ・フ
ロップである。

Claims (1)

【特許請求の範囲】
1. ジッタ成分を含んだＰＣＭ信号のエッジ部分を零ボルト
   を基準とする正方向、負方向の正パルス、負パルスに変
   換する変換手段を備え、この変換手段によって出力され
   た位相誤差信号を、ループフィルタを介して電圧制御発
   振器に帰還させ、ＰＣＭ信号のエッジ部分の間隔の変動
   に追従して制御することを特徴とするビット同期信号再
   生回路。