JPH0128534B2

JPH0128534B2 -

Info

Publication number: JPH0128534B2
Application number: JP56027521A
Authority: JP
Inventors: Hiroo Wakaumi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-02-26
Filing date: 1981-02-26
Publication date: 1989-06-02
Also published as: JPS57141120A

Description

【発明の詳細な説明】本発明はCCD（電荷結合装置）くし形フイルタ
の駆動方法に関する。

TV分野でのCCDくし形フイルタの実用化が近
年急速に推進されつつある。くし形フイルタに
CCDを用いることのメリツトは、クロツク周波
数で決まる遅延時間の精度の良さや加算および減
算の容易さにある。NTSC方式のTV受像機への
応用を考えると、周波数インターリービングのカ
ラー副搬送波伝送方式を用いているため、このく
し形フイルタの使用により色・輝度信号を容易に
分離できることが知られている。この分離の良さ
を示す性能指数はくし形特性におけるピークレベ
ルと隣接するノツチレベルとのレベル差（以下抑
圧比）である。ここでピークレベルとは、輝度信
号（以下Ｙ信号）を取り出す輝度チヤネルでは本
来Ｙ信号のエネルギーが集中して分布する水平走
査周波数f_hの整数倍の周波数すなわちnf_hでのＹ
信号のレスポンスを示し、またノツチレベルとは
色信号（以下Ｃ信号）のエネルギーが集中分布す
る水平走査周波数f_hの半分の奇数倍の周波数すな
わち2m＋１／２f_hでのＹ信号のレスポンスを示している。もちろん、Ｃ信号を取り出す色チヤネルで
は前記周波数2m＋１／２f_hでのＣ信号のレスポンスをピークレベルと称し、前記周波数nf_hでのＣ信
号のレスポンスをノツチレベルと称している。こ
の抑圧比として実用的な値は30dB以上であるが
3.58MHzの副搬送波周波数f_sc近傍の周波数帯での
レスポンス劣化まで考慮すると約40dB以上が望
ましい。この高域でのレスポンス劣化は水平分解
能を低下させるので、くし形フイルタ本来の特徴
が生かされなくなる。くし形フイルタの実現のた
めCCDを使用したときその抑圧比を決める要因
は、CCDの非転送効率と２つのCCDチヤネル
（以下チヤネルＡ、Ｂ）でのサンプリング点の位
相差である。ここではサンプリング周波数3f_scで
駆動される682.5素子の1H遅延線を用いた例を取
り上げる。前記周波数3f_sc（10.7MHz）で駆動する
CCDくし形フイルタでは、半周期毎に交互にチ
ヤネルＡ、Ｂへ信号を送るためのサンプリングを
行う、いわゆる交互サンプリング方式が用いられ
る。加算または減算を行う時点でのチヤネルＡ、
Ｂ間の時間差が63.5μs（1H遅延時間）になるの
で、チヤネルＡを683.5素子とすればチヤネルＢ
は1.0素子のCCD構成が採用される。以上の説明
によつて明らかなように交互サンプリング方式で
は、1H遅延時間毎の情報のサンプリング点の位
相を180゜シフトすることにほかならない。輝度チ
ヤネルは683.5素子のチヤネル部（以下メイン部）
と1.0素子の遅延段部（以下サブ部）Ｂ１とから
なり、色チヤネルはメイン部と、前記サブ部Ｂ１
とは別に設けられる1.0素子のサブ部Ｂ２とから
構成され、それぞれのチヤネルの加算・減算が出
力部に設けたPN接合部で電荷の形で行われる。
Ｃ信号を得るためには減算を行わなければなら
ず、このために入力信号を180゜位相反転してサブ
部Ｂ２へ供給する必要がある。しかし現実には、
電荷プリセツト入力法の特徴を生かして２つの入
力ゲートにサブ部Ｂ１とは相反した信号を印加す
る形式で同一の効果を得ている。

第１図ａ，ｂは一般的CCDくし形フイルタの
入力部と出力部との構成およびその駆動波形をそ
れぞれ示す。第１図ａにおいて端子G_1M，G_2M，
G_1S，G_2S，Ｐ１，Ｐ２，OGの各々に接続された
ゲート部はｐ形半導体基板１２上にゲート絶縁膜
（図示せず）を介して設けられており、またn⁺拡
散層１１，１１′，１１″はｐ形半導体基板１２と
PN結合を形成して構成され、さらにチヤネルＡ
またはＢから送られた電荷によるn⁺拡散層（浮
遊拡散層）１１′の電位変化分を低インピーダン
スで検出するためのバツフアアンプ１３は
MOSFETでオンチツプ構成されている。もちろ
んn⁺拡散層１１′の電位は端子Ｐ１のパルスによ
り周期的に端子RDの電位へリセツトされるの
で、バツフアアンプ１３の出力V₀はリセツトレ
ベルを基準としたホールド波形となる。第１図ｂ
に示す駆動波形は第１図ａのチヤネルＡ、Ｂの対
応する各端子に供給される。電荷プリセツト入力
法では一般的に端子G_1M，G_1Sには直流バイアス
を、また端子G_2M，G_2Sには直流バイアスに重畳
されたTV信号を印加する。但し第１図ａに示し
たチヤネルＢをサブ部Ｂ１とすれば、サブ部Ｂ２
では端子G_2Sには直流バイアスを、また端子G_1Sに
は直流バイアスに重畳されたTV信号を印加する
のはいうまでもない。CCDくし形フイルタの入
力部では端子G_2M，G_2Sに接続されたゲート部
（以下G₂ゲート）の下に信号に対応した電荷がサ
ンプリングされる。チヤネルＡでは端子Ｐ１の駆
動パルス波形のオフ期間で端子ID１へのプリセ
ツトパルスによりG₂ゲート下に電荷が充電され、
サンプリングの開口時間td₁の期間でn⁺拡散層
（入力ダイオード）１１へ放電されるが、端子Ｐ
１の駆動波形のオンの時刻t₂で電荷は転送段へ移
される。従つて実効的なサンプリング点は時刻t₂
である。同様にチヤネルＢ（サブ部Ｂ１およびＢ
２を含む）では端子Ｐ２の駆動波形のオフ期間で
サンプリングが行われ、サンプリングの開口時間
td₂の期間での放電後端子Ｐ２の駆動波形のオン
の時刻t₄に電荷が転送段へ移されるので、実効的
なサンプリング点は時刻t₄である。非転送効率の
特性は通常のプロセスでは２×10^-5以下の値が得
られるため、CCDくし形フイルタの抑圧特性に
及ぼす影響が小さいので無視することができる。

しかるに、実効的なサンプリング点である時刻
t₂，t₄の位相差Ｔ１および時刻t₁，t₃の位相差Ｔ
２の180゜からのシフト量はCCDくし形フイルタの
特性を大きく支配するので、重要な要素と考えら
れる。現実には端子ID１，ID２のパルス波形の
オフ時点の間に180゜の位相差を与えることは容易
であるが、端子Ｐ１，Ｐ２の駆動パルス波形のオ
ン時点の間の位相差を180゜に制御することは困難
である。このため従来の駆動方式ではサンプリン
グの開口時間を等しくする、すなわちtd₁＝td₂と
することができないという欠点があつた。

第２図は従来のCCDくし形フイルタ駆動用の
クロツクドライバの一例を示す回路構成図であ
る。実際には端子ID１，ID２，PIへのパルス供
給側のパルス発生論理部もあるがここでは省略し
た。端子PIにはデユーテイ比50％を有するパル
スが供給され、Ｅ／Ｄ構成のインバータである
MOSFET Ｍ１，Ｍ２により反転されて端子Ｎ
１を入力とする高速のブートストラツプ回路もし
くは高速のバツフア回路Ｂ１（以下Ｂ１回路）へ
送られる。Ｂ１回路の出力の端子Ｎ２は、Ｂ１回
路と同様な回路構成のブートストラツプ回路もし
くはバツフア回路Ｂ２（以下Ｂ２回路）に接続さ
れるとともに、端子Ｐ１，Ｐ２へ駆動パルスを低
インピーダンスで送り出すためのプツシユプル回
路構成のMOSFET Ｍ４，Ｍ５へも接続される。
さらにＢ２回路で高速化されたパルスは端子Ｎ３
より出力され、プツシユプル回路構成の
MOSFET Ｍ３，Ｍ６へ供給される。

第３図は第２図における各回路要素の端子PI，
Ｎ１，Ｎ２，Ｐ１，Ｐ２での動作波形を示す。端
子PIに供給された周波数3f_scのパルスは初段のイ
ンバータのMOSFET Ｍ１，Ｍ２で大きな波形
歪を受け、立上り時間が長く、立下り時間の短い
波形となつて次段のＢ１回路の端子Ｎ１へ送られ
る。ここで端子Ｎ１をゲートとするＢ１回路の
MOSFETのしきい値電圧は一定であるので、初
段のインバータのMOSFET Ｍ１，Ｍ２の出力
波形がしきい値電圧を横切るのは時刻t_a，t_b，t_c
となり、Ｂ１回路の出力の端子Ｎ２の電位変化の
パルス波形はデユーテイ比が50％より大きいもの
となる。ここで期間T〓＝t_b−t_a、T〓＝t_c−t_bとす
ると、T〓＞T〓であり明らかに50％より大きいデ
ユーテイ比を有する波形のパルスが端子Ｎ２より
Ｂ２回路へ供給される。プツシユプル回路の
MOSFET Ｍ３，Ｍ６では端子Ｎ２のパルス波
形およびこれと相補的な端子Ｎ３のパルス波形に
応じたダイナミツクな動作変化をするので、端子
Ｎ２のパルス波形にほぼ対応したデユーテイ比を
有するパルスが端子Ｐ１に出力される。まず、端
子Ｎ２の電位が立ち上がる状態変化のときには端
子Ｐ１の電位は立上り遷移を示し、端子Ｐ２の電
位は立ち下り遷移状態になる。また、端子Ｎ２の
電位が立ち下がる状態変化のときには端子Ｎ３の
電位の立上り遷移変化により端子Ｐ１の電位は立
下り遷移を示し、端子Ｐ２の電位は立上り遷移状
態になる。このとき端子Ｎ２の電位変化はそのま
ま端子Ｐ１，Ｐ２の駆動パルス波形のデユーテイ
比を決定するので、端子Ｐ１の電位の高レベル期
間は前記期間T〓とほぼ等しくなり、端子Ｐ２の
電位の高レベル期間は前記期間T〓とほぼ等しく
なる。従つて端子Ｐ１，Ｐ２に現われる駆動パル
ス波形のデユーテイ比は50％からずれたものとな
る。

本例のクロツクドライバは前記パルス発生論理
部など他の論理部とともにCCDチツプ上にIC化
されるが、その動特性が回路設計およびマスクパ
ターン設計の時点で決定されるため、一度IC化
するとその後のクロツクドライバの特性の制御は
ほとんど不可能となる。マスクパターン設計の時
点で前記期間T〓＝T〓になるようにＢ１回路、Ｂ
２回路の立上り時間、立下り時間を制御したとし
ても、設計目標の特性と実際の特性との間に差が
存在すること、プロセス変動によるしきい値電圧
のシフトがあること、相互コンダクタンスg_n（以
下単にg_n）の変動が存在することなどのため、
端子Ｐ１，Ｐ２の駆動パルス波形のデユーテイ比
を50.0％に一致させることは極めて困難であつ
た。実用上では、第１図ｂに示したサンプリング
点の時刻t₂，t₄間の位相差Ｔ１が46.56nsを基準と
して±0.8ns以内に入らないと抑圧比40dB以上が
得られない。

かかるサンプリング点の位相シフトが存在する
とき、CCDくし形フイルタの特性としては、ピ
ークレベルおよびノツチレベルの部分の周波数シ
フトが起るとともに、ノツチレベルの減衰度が低
下するため抑圧比が劣化し、またピークレベルの
絶対ゲインも高域になるほど劣化するので高周波
領域にエネルギースペクトルが集中する水平分解
能が悪化するという問題が起こる。

さらに、画質の面では正規のＹ信号およびＣ信
号スペクトルの集中する周波数での減衰量が少な
いため、Ｃ信号が輝度チヤネルに漏れることによ
りドツト妨害が目立つのみならず、Ｙ信号が色チ
ヤネルに漏れることによりクロスカラーの妨害も
目立つようになる。以上の説明より明らかなよう
に、サンプリング点の正規の位相差からのシフト
はCCDくし形フイルタの本来の利点を生かさな
いことになる。従来のCCDくし形フイルタの駆
動方法では前記サンプリング点の位相差を0.8ns
以下に納めることがほとんどできないという欠点
があつた。

本発明の目的は従来のクロツクドライバの入力
インバータ部にデユーテイ制御部を追加設置して
駆動することにより上記欠点を除去したCCDく
し形フイルタの駆動方法を提供することにある。

本発明によれば１つのCCDメインチヤネルと
２つのCCDサブチヤネルとの間で半周期毎に交
互にサンプリングする方式のCCDくし形フイル
タを電荷プリセツト入力法により駆動するCCD
くし形フイルタの駆動方法において、CCDチヤ
ネル駆動用の２相パルスを供給するためのドライ
ブ回路におけるインバータ段の負荷MOSFETと
ドライブMOSFETのそれぞれに並列に２つの制
御用MOSFETを設け、前記MOSFETの各ゲー
トに各部からの直流バイアスと前記ドライブ回路
のアナログ反転回路を経た相補直流バイアスとを
供給し、前記２相パルスと電荷プリセツト用パル
スとのサンプリング開口時間が前記CCDメイン
チヤネルと前記CCDサブチヤネルとの間で一致
し、かつサンプリング点が180゜シフトして動作す
ることを特徴とするCCDくし形フイルタの駆動
方法が得られる。

次に図面を参照して本発明の実施例について説
明する。

第４図は本発明のCCDくし形フイルタの駆動
方法の一実施例を示すクロツクドライバの回路構
成図である。同図において第２図と同一の構成要
素には同一の記号を付してある。なお、本実施例
では便宜上ｐ形半導体基板上にIC化されたｎチ
ヤネルMOSFETを用いたものについて説明する
が、ｎ形半導体基板上にIC化されたｐチヤネル
MOSFETの場合にも適用できることはいうまで
もない。

本実施例では、第２図に示した従来のクロツク
ドライバの回路構成に、端子Ｐ１，Ｐ２に現われ
る駆動パルスのデユーテイ制御用のMOSFET
Ｍ７，Ｍ８および直流バイアス制御用のアナログ
反転回路Ｍ９，Ｍ１０を追加した構成となつてい
る。MOSFET Ｍ７，Ｍ８は、従来のクロツク
ドライバで問題となつていた初段のインバータの
立上り時間と立下り時間との極度の差異に基づく
パルス波形のデユーテイ比の制御が不可能なこと
を解決するために付加され、初段のインバータの
負荷MOSFET Ｍ２、ドライブMOSFET Ｍ１
のそれぞれにg_nを加算している。ここで、
MOSFET Ｍ７はエンハンスメント型のドライ
ブMOSFET Ｍ１と、またMOSFET Ｍ８はデ
プレツシヨン型の負荷MOSFET Ｍ２とそれぞ
れ同一種類のFETであることが望ましい。また、
端子Ｎ１のパルスのダイナミツクな動作を大きく
変化させるためMOSFET Ｍ７，Ｍ８のＷ／Ｌ
（チヤネル幅／チヤネル長）はそれぞれ前記
MOSFET Ｍ１，Ｍ２のＷ／Ｌと同程度である
ことが望ましい。さらに本実施例では、
MOSFET Ｍ７，Ｍ８のゲートの直流バイアス
制御用としてＥ／Ｄ構成インバータであるアナロ
グ反転回路Ｍ９，Ｍ１０を設け、１つの端子VI
に外部から与えられる直流バイアス（以下VIバ
イアス）により２つのMOSFET Ｍ７，Ｍ８の
g_nを変化させることが可能になつている。この
場合、前記VIバイアスは前記アナログ反転回路
の入力としてMOSFET Ｍ９に供給されるのみ
ならず、MOSFET Ｍ８にも供給される。そし
て前記アナログ反転回路の出力Ｖ１はMOSFET
Ｍ７のゲートに供給されている。

次に本実施例の動作につき説明する。第５図は
第４図における各回路要素の端子PI，Ｎ１，Ｎ
２，Ｐ１，Ｐ２での動作波形を示す。また第６図
は第４図に示したアナログ反転回路の入出力特性
を示す図で、横軸はVIバイアスを、縦軸は出力
Ｖ１を表わす。端子Ｎ１の出力のパルス波形の高
レベル期間が１周期に比して50％以下の場合（以
下第１の場合）にVIバイアスは電源電圧V_DDに近
い高レベルVI〓に設定される。すると、前記アナ
ログ反転回路の出力レベルＶ１〓はMOSFET Ｍ
７のしきい値電圧以下になりうる。実際、このよ
うな特性を持つようにMOSFET Ｍ９，Ｍ１０
のベータ比を決めることが好ましい。このとき
MOSFET Ｍ８のゲートには高レベルVI〓の直流
バイアスが常時印加されているので、そのg_nは
MOSFET Ｍ２のg_nよりも大きくなる。すなわ
ち、端子PIのパルス波形がオフに変わり端子Ｎ
１のパルス波形が立上り遷移状態におかれている
ときには、MOSFET Ｍ２のゲート電位は0Vか
ら電源電圧V_DDまでダイナミツクに上昇するの
で、平均的なg_nはMOSFET Ｍ８のg_nよりも低
下している。従つて、初段のインバータの出力で
ある端子Ｎ１における電位変化は、第２図に示し
た従来のクロツクドライバの場合に比べ２倍以上
にも高速化される。しかし現実には、MOSFET
Ｍ７，Ｍ８を付加したことに伴い端子Ｎ１におけ
るPN接合容量が増大するため２倍程度の高速化
にとどまるものと予測される。また、端子PIの
パルス波形がオンに変り端子Ｎ１のパルス波形が
立下り遷移状態に入つているときには、
MOSFET Ｍ１のg_nによる端子Ｎ１の電位のダ
イナミツクな放電動作はMOSFET Ｍ８の定常
導通電流により遅くなる。これはMOSFET Ｍ
７，Ｍ８が存在しない場合、すなわち第２図の従
来の回路構成の場合と比較して端子Ｎ１のパルス
波形の立下り時間が劣化することを意味する。従
つて次段のB1回路のしきい値電圧を横切るのは
時刻t_a′、t_b′、t_c′となる。ここで期間T〓′＝t_b′
−
t_a′、T〓′＝t_c′−t_b′とすれば、第３図に示した従
来
の回路動作時と比べて改善され、前記期間T〓′＝
T〓′に設定することができる。これは端子Ｎ１の
パルス波形の高レベル期間を、立上り時間の高速
化および立下り時間の低速化により、拡げること
ができたことにより実現されたのである。もし
VIバイアスの電位が大き過ぎて前記期間T〓′＞
T〓′となつたときには、VIバイアスの電位を少し
低下させるように調整すれば、前記期間T〓′＝
T〓′となる条件が得られる。端子Ｐ１，Ｐ２の駆
動パルス波形のデユーテイ比は、端子Ｎ２，Ｎ３
のパルス波形のデユーテイ比にほぼ順応するの
で、初段のインバータの出力をデユーテイ制御す
ることは妥当である。前述したように、Ｂ１回
路、Ｂ２回路は高速のブートストラツプ回路もし
くは高速バツフア回路で構成され、プツシユプル
回路のMOSFET Ｍ３，Ｍ５，Ｍ４，Ｍ６を駆
動する。前述したように端子Ｎ２，Ｎ３のパルス
は相補的なパルスなので、前記プツシユプル回路
は低消費電力でダイナミツクな動作変化をする。
すなわち端子Ｎ２のパルス波形が立ち上る（端子
Ｎ３のパルス波形は立ち下る）ときには
MOSFET Ｍ４，Ｍ５がオン状態（MOSFET
Ｍ３，Ｍ６はオフ状態）となり、端子Ｐ１の駆動
パルスは高レベルに、また端子Ｐ２の駆動パルス
は低レベルに遷移する。これらの端子Ｐ１，Ｐ２
の出力パルスのダイナミツクな変化は端子Ｎ２の
電位変化にほぼ対応するので、端子Ｐ１，Ｐ２の
駆動パルス波形のデユーテイ比は端子Ｎ２のパル
ス波形のデユーテイ比とほぼ等しくなる。従つ
て、前記期間T〓′＝T〓′となるようにVIバイアス
の電位を設定すれば、端子Ｐ１，Ｐ２の駆動パル
ス波形のデユーテイ比として50％を得ることがで
きる。制御法としては、クロツクドライバの出力
パルス波形を観測しながらそのデユーテイ比を
50.0％に入れるように外部制御する微調整法が採
られる。

次に端子Ｎ１のパルス波形の高レベル期間が１
周期に比し50％以上になつている場合について説
明する。これはクロツクドライバの端子PIのパ
ルス波形のデユーテイ比が50％以下の場合に相当
し、端子PIへのパルス供給側の論理部（図示せ
ず）に問題がある場合である。このときにはアナ
ログ反転回路の入力のVIバイアスとして低レベ
ルVI〓を選び、出力Ｖ１をMOSFET Ｍ７のしき
い値電圧以上の高レベルVI〓に設定して
MOSFET Ｍ７のg_nを利用する。前記VIバイア
スは低レベルVI〓に設定されるのでMOSFET Ｍ
８のg_nは小さくなる。ここで端子PIのパルス波
形がオフに遷移するときには、端子Ｎ１のパルス
波形は高レベルに状態変化を起こす。このとき
MOSFET Ｍ１がカツトオフ状態になつても
MOSFET Ｍ７がオン状態にあるため端子Ｎ１
のパルス波形の立上り遷移状態変化を遅くする。
また、端子PIのパルス波形がオン状態に設定さ
れ端子Ｎ１のパルス波形が低レベルに遷移する場
合には、MOSFET Ｍ７のg_nがMOSFET Ｍ１
のg_nに加算されて、端子Ｎ１のパルス波形の立
下り遷移状態変化を高速化する。従つて、端子Ｎ
１のパルス波形の高レベル期間は50％に近づくこ
とになる。その他の動作変化および制御法は前述
の第１の場合と同じなので説明を省略する。

以上に述べた本実施例において、MOSFET
Ｍ１，Ｍ２，Ｍ７，Ｍ８の組合せ回路のベータ比
は端子Ｎ１のパルス波形の低レベルがＢ１回路の
しきい値電圧以下になるように維持される。VI
バイアスの調整のみによつて端子Ｐ１，Ｐ２の駆
動パルス波形のデユーテイ比が50％に設定される
と、CCDくし形フイルタを駆動するためのサン
プリングパルスは、第１図ｂに示すように互に
180゜の位相差を有するパルスとして、別に設けた
パルス発生論理部から第１図ａの端子ID１，ID
２に供給されるので、サンプリングの開口時間
td₁，td₂を等しくすることができる。前記パルス
発生論理部とクロツクドライバとは１チツプに
IC化され、しかもそのマスタクロツクは21.5MHz
（6f_sc）である。また、端子ID１，ID２のサンプ
リングパルス幅はマスタクロツクのパルス幅に対
応しているほか、そのタイミングもマスタクロツ
クに同期しているため、その位相差はちようど
180゜である。さらに第４図に示した本実施例のク
ロツクドライバでCCDくし形フイルタを駆動し
たときは、クロツクドライバを前記パルス発生論
理部など他の論理部とともにIC化した後でも端
子Ｐ１，Ｐ２の駆動パルス波形のデユーテイ比を
容易に制御できるほか、サンプリングの開口時間
td₁，td₂を等しく設定できるため、CCDくし形フ
イルタの性能を大幅に向上させることができる。
すなわち、前記開口時間td₁＝td₂であれば、第１
図ａに示したチヤネルＡとチヤネルＢとの入力部
でのサンプリング点は180゜の位相差で交互にシフ
トされる。このとき非転送効率の劣化が小さけれ
ば、CCDくし形フイルタ特性の抑圧比が低下す
ることはなく40dB以上の値が得られる。

さらに、サンプリング点のシフトが生じないよ
うにパルス波形を設定できるため、高周波域での
ゲイン劣化が起こらず水平方向の分解能低下も避
けられる。もちろんＣ信号、Ｙ信号の分離度が大
きいため、垂直方向のドツト妨害やクロスカラー
の妨害も改善される。このように本実施例の
CCDくし形フイルタの駆動方法は大きなメリツ
トを生むほか、外部調整で性能を向上させること
ができるので、ICを量産ベースに載せるときそ
の低価格化の重要なフアクタである歩留りの向上
に大きく寄与する。また従来のクロツクドライバ
に付加する回路要素が少ないので占有面積の増大
にはつながらず、しかも単一のバイアス調整端子
が付加されるのみなので、ICをパツケージング
するときの大きなネツクとはならない。

なお、本実施例においてMOSFET Ｍ７，Ｍ
８の直流バイアスは外部から独立に与えてもよ
く、またMOSFET Ｍ８のゲートにアナログ反
転回路の出力Ｖ１を与えMOSFET Ｍ７のゲー
トにVIバイアスを直接与えるようにしても同様
な効果が得られることはいうまでもない。また、
MOSFET Ｍ９のソース端子を負電位に設定す
ることも、MOSFET Ｍ１０のドレイン端子を
電源電圧V_DD以外のバイアス電源に接続すること
も本発明の趣旨を損なうものではない。

本発明のCCDくし形フイルタの駆動方法によ
れば、クロツクドライバの初段のインバータに付
加したデユーテイ制御用および直流バイアス制御
用回路により、前記初段のインバータの動遷移状
態を変化させ、CCDくし形フイルタのチヤネル
部を駆動する２相パルスと電荷プリセツト用パル
スとのサンプリング開口時間をCCDメインチヤ
ネルとCCDサブチヤネルとの間で一致させるこ
とによつて、前記メイン、サブチヤネルの位相が
180゜ずれた理想的な交互サンプリングが行われる
ので、水平方向の分解能の低下が避けられ垂直方
向のドツト妨害やクロスカラーの妨害が改善さ
れ、CCDくし形フイルタ本来の特性を十分生か
した駆動方法が得られるという効果が生じる。

【図面の簡単な説明】

第１図ａは一般的CCDくし形フイルタの入出
力部の構成を示す図、第１図ｂは第１図ａにおけ
る主要端子の駆動波形図、第２図は従来のCCD
くし形フイルタ駆動用のクロツクドライバの一例
を示す回路図、第３図は第２図における動作波形
図、第４図は本発明のCCDくし形フイルタの駆
動方法の一実施例のクロツクドライバの回路図、
第５図は第４図における動作波形図、第６図は第
４図におけるアナログ反転回路の入出力特性を示
す図である。１１，１１′，１１″……n⁺拡散層、１２……
ｐ形半導体基板、１３……バツフアアンプ、Ｂ
１，Ｂ２……高速ブートストラツプ回路または高
速バツフア回路、Ｍ１〜Ｍ１０……MOSFET。

Claims

【特許請求の範囲】

１１つのCCDメインチヤネルと２つのCCDサ
ブチヤネルとの間で半周期毎に交互にサンプリン
グする方式のCCDくし形フイルタを電荷プリセ
ツト入力法により駆動するCCDくし形フイルタ
の駆動方法において、２相パルスを供給するため
のCCDチヤネル駆動用ドライブ回路の初段イン
バータとして２つのMOSFETを有し、この初段
インバータに２つのMOSFETを構成要素とする
デユーテイ制御用制御回路を付加し、かつ初段イ
ンバータのMOSFETとデユーテイ制御用回路の
MOSFETとは各々並列に接続され、さらにデユ
ーテイ制御用制御回路の一方のMOSFETに供給
される直流バイアスとは相補的な関係にある直流
バイアスを他方のMOSFETに供給するための直
流バイアス制御用回路をも付加し、この直流バイ
アス制御用回路と前記デユーテイ制御用回路の一
方のMOSFETへ供給される直流バイアスを調整
することにより、前記２相パルスと電荷プリセツ
ト用パルスとのサンプリング開口時間が前記
CCDメインチヤネルと前記CCDサブチヤネルと
の間で一致し、かつサンプリング点が180゜シフト
に動作するようにしたことを特徴とするCCDく
し形フイルタの駆動方法。