JPH05252731A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05252731A JPH05252731A JP4015707A JP1570792A JPH05252731A JP H05252731 A JPH05252731 A JP H05252731A JP 4015707 A JP4015707 A JP 4015707A JP 1570792 A JP1570792 A JP 1570792A JP H05252731 A JPH05252731 A JP H05252731A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output terminal
- pumping
- type flip
- substrate potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000005086 pumping Methods 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 230000005669 field effect Effects 0.000 claims description 43
- 238000001514 detection method Methods 0.000 claims description 30
- 230000010363 phase shift Effects 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000000694 effects Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims 1
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 2
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 19
- 238000007493 shaping process Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】システムクロックに同期して容量ポンピング回
路を駆動する基板電位発生回路において、システムクロ
ックの波形歪やデューティ比の変化によるポンピング効
率の低下を改善する。 【構成】波形整形回路１によってシステムクロックＳＣ
ＬＫを整形し、その出力信号Φ0 を分周回路２１によっ
て分周するとともに、その分周した出力を位相シフト回
路２２で複数の位相の異なる同期信号Φ1 〜Φn を生成
し、それぞれの同期信号に対応する容量ポンピング回路
３１〜３ｎにより前記同期信号Φ1 〜Φnを整流して、
その出力を共通接続することにより基板電位ＶB を合成
するように構成する。
路を駆動する基板電位発生回路において、システムクロ
ックの波形歪やデューティ比の変化によるポンピング効
率の低下を改善する。 【構成】波形整形回路１によってシステムクロックＳＣ
ＬＫを整形し、その出力信号Φ0 を分周回路２１によっ
て分周するとともに、その分周した出力を位相シフト回
路２２で複数の位相の異なる同期信号Φ1 〜Φn を生成
し、それぞれの同期信号に対応する容量ポンピング回路
３１〜３ｎにより前記同期信号Φ1 〜Φnを整流して、
その出力を共通接続することにより基板電位ＶB を合成
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係わ
り、特に容量ポンピング回路を使用した基板電位発生回
路をに関する。
り、特に容量ポンピング回路を使用した基板電位発生回
路をに関する。
【０００２】
【従来の技術】Ｐ型基板を使用した単一ウェル構造のＣ
ＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体集積回路
の場合、基板上に形成された素子を電気的に分離するた
めに、基板自体を負の電位、つまり素子が扱う電気信号
よりも１〜数ボルト低い電位とする必要がある。通常Ｃ
ＭＯＳ半導体集積回路の電気信号は、接地電位と電源電
位の範囲で取り扱われるので、基板電位は接地電位より
も低い電位を供給する必要があり、このままでＣＭＯＳ
半導体集積回路を動作させるには正負の電位を発生する
２電源が必要となる。ところで、ＣＭＯＳ半導体集積回
路の消費電力全体に対し、基板にて消費される電力の割
合は１パーセント程度であるため、外部からは単一電源
を供給し、基板電位は基板電位発生回路を用いて供給す
るのが一般的である。なお、単一ウェル構造は、ＣＭＯ
Ｓ半導体集積回路を形成する他の構造と比較して製造工
程が少ないために、微細加工、量産性に有利、等の利点
があり、主にダイナミック型半導体メモリ装置に採用さ
れる。
ＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体集積回路
の場合、基板上に形成された素子を電気的に分離するた
めに、基板自体を負の電位、つまり素子が扱う電気信号
よりも１〜数ボルト低い電位とする必要がある。通常Ｃ
ＭＯＳ半導体集積回路の電気信号は、接地電位と電源電
位の範囲で取り扱われるので、基板電位は接地電位より
も低い電位を供給する必要があり、このままでＣＭＯＳ
半導体集積回路を動作させるには正負の電位を発生する
２電源が必要となる。ところで、ＣＭＯＳ半導体集積回
路の消費電力全体に対し、基板にて消費される電力の割
合は１パーセント程度であるため、外部からは単一電源
を供給し、基板電位は基板電位発生回路を用いて供給す
るのが一般的である。なお、単一ウェル構造は、ＣＭＯ
Ｓ半導体集積回路を形成する他の構造と比較して製造工
程が少ないために、微細加工、量産性に有利、等の利点
があり、主にダイナミック型半導体メモリ装置に採用さ
れる。
【０００３】従来の半導体集積回路における基板電位発
生回路は、図８に示すようにシステムクロックＳＣＬＫ
を波形整形回路１により波形整形した同期信号Φ0 によ
り、容量ポンピング回路４を駆動する。前記容量ポンピ
ング回路４は、図９（Ａ）に示すように、前記同期信号
Φ0 を、Ｐチャネル型絶縁ゲート電界効果トランジスタ
４２とＮチャネル型絶縁ゲート電界効果トランジスタ４
３とから成るインバータと、Ｐチャネル型絶縁ゲート電
界効果トランジスタ４４とＮチャネル型絶縁ゲート電界
効果トランジスタ４５とから成るインバータと、を従属
接続して構成したバッファ回路４１にて増幅し、その出
力端はポンピングコンデンサＣ１の一端に接続してポン
ピングコンデンサＣ１を駆動する。ポンピングコンデン
サＣ１の他方の端子は整流回路４６に接続される。整流
回路４６は第１のＮチャネル型絶縁ゲート電界効果トラ
ンジスタＮ１のゲートとソースと第２のＮチャネル型絶
縁ゲート電界効果トランジスタＮ２のドレインとを共通
接続して、その接続点の電位をＶP とし、その接続点と
前記ポンピングコンデンサＣ1 の他端が接続される。更
に第１のＮチャネル型絶縁ゲート電界効果トランジスタ
Ｎ１のドレインを接地線に接続するとともに、第２のＮ
チャネル型絶縁ゲート電界効果トランジスタＮ２のゲー
トとソースを接続して基板電位ＶB の出力端とし、基板
電位ＶB の出力端から接地線へポンピング電流が流れる
回路構成になっている。なお、前記第１，第２のＮチャ
ネル型絶縁ゲート電界効果トランジスタＮ１，Ｎ２は、
Ｐチャネル型絶縁ゲート電界効果トランジスタを用いて
構成することもある。
生回路は、図８に示すようにシステムクロックＳＣＬＫ
を波形整形回路１により波形整形した同期信号Φ0 によ
り、容量ポンピング回路４を駆動する。前記容量ポンピ
ング回路４は、図９（Ａ）に示すように、前記同期信号
Φ0 を、Ｐチャネル型絶縁ゲート電界効果トランジスタ
４２とＮチャネル型絶縁ゲート電界効果トランジスタ４
３とから成るインバータと、Ｐチャネル型絶縁ゲート電
界効果トランジスタ４４とＮチャネル型絶縁ゲート電界
効果トランジスタ４５とから成るインバータと、を従属
接続して構成したバッファ回路４１にて増幅し、その出
力端はポンピングコンデンサＣ１の一端に接続してポン
ピングコンデンサＣ１を駆動する。ポンピングコンデン
サＣ１の他方の端子は整流回路４６に接続される。整流
回路４６は第１のＮチャネル型絶縁ゲート電界効果トラ
ンジスタＮ１のゲートとソースと第２のＮチャネル型絶
縁ゲート電界効果トランジスタＮ２のドレインとを共通
接続して、その接続点の電位をＶP とし、その接続点と
前記ポンピングコンデンサＣ1 の他端が接続される。更
に第１のＮチャネル型絶縁ゲート電界効果トランジスタ
Ｎ１のドレインを接地線に接続するとともに、第２のＮ
チャネル型絶縁ゲート電界効果トランジスタＮ２のゲー
トとソースを接続して基板電位ＶB の出力端とし、基板
電位ＶB の出力端から接地線へポンピング電流が流れる
回路構成になっている。なお、前記第１，第２のＮチャ
ネル型絶縁ゲート電界効果トランジスタＮ１，Ｎ２は、
Ｐチャネル型絶縁ゲート電界効果トランジスタを用いて
構成することもある。
【０００４】次に動作について説明する。システムクロ
ックＳＣＬＫを波形整形して得られる同期信号Φ0 は、
容量ポンピング回路４のバッファ回路４１で増幅された
後、ポンピングコンデンサＣ１に印加される。ここでポ
ンピングコンデンサＣ１の他方の端子に接続された接点
電位ＶP に着目すると、図９（Ｂ），（Ｃ）に示す波形
図において、同期クロックΦ0 の１周期内、すなわちｔ
1 ＋ｔ2 の期間で基板電位ＶB からポンピングコンデン
サＣ１に向けて電流が流れこむ期間ｔ1 と、ポンピング
コンデンサＣ１から接地線に向けて電流が流れこむ期間
ｔ2 とがあり、接点電位ＶP は、図９（Ｃ）に示すよう
にポンピングコンデンサＣ１のそれぞれの容量値に対応
した充放電特性曲線を描く。このとき、第１のＮチャネ
ル型絶縁ゲート電界効果トランジスタＮ１は接地側をア
ノード電極とするダイオードとして動作し、第２のＮチ
ャネル型絶縁ゲート電界効果トランジスタＮ２はポンピ
ングコンデンサＣ１側をアノード電極とする整流ダイオ
ードとして動作するため、基板電位ＶB 側には図９
（Ｃ）に示す充放電特性曲線の負極性側の波形が得られ
る。ここでポンピング効率を極大とするためには、ｔ1
とｔ2 における充放電能力をそれぞれ等しくする必要が
ある。
ックＳＣＬＫを波形整形して得られる同期信号Φ0 は、
容量ポンピング回路４のバッファ回路４１で増幅された
後、ポンピングコンデンサＣ１に印加される。ここでポ
ンピングコンデンサＣ１の他方の端子に接続された接点
電位ＶP に着目すると、図９（Ｂ），（Ｃ）に示す波形
図において、同期クロックΦ0 の１周期内、すなわちｔ
1 ＋ｔ2 の期間で基板電位ＶB からポンピングコンデン
サＣ１に向けて電流が流れこむ期間ｔ1 と、ポンピング
コンデンサＣ１から接地線に向けて電流が流れこむ期間
ｔ2 とがあり、接点電位ＶP は、図９（Ｃ）に示すよう
にポンピングコンデンサＣ１のそれぞれの容量値に対応
した充放電特性曲線を描く。このとき、第１のＮチャネ
ル型絶縁ゲート電界効果トランジスタＮ１は接地側をア
ノード電極とするダイオードとして動作し、第２のＮチ
ャネル型絶縁ゲート電界効果トランジスタＮ２はポンピ
ングコンデンサＣ１側をアノード電極とする整流ダイオ
ードとして動作するため、基板電位ＶB 側には図９
（Ｃ）に示す充放電特性曲線の負極性側の波形が得られ
る。ここでポンピング効率を極大とするためには、ｔ1
とｔ2 における充放電能力をそれぞれ等しくする必要が
ある。
【発明が解決しようとする課題】上述した従来の半導体
集積回路における基板電位発生回路は、容量ポンピング
回路４に入力する同期信号のデューティ比が、波形整形
回路１の特性、システムクロックＳＣＬＫのデューティ
比や波形形状等により変化し、ポンピング効率が変化す
る。従って、システムクロックＳＣＬＫの高速化、ある
いは電磁誘導雑音を低減するためにシステムクロックＳ
ＣＬＫの波形を鈍化させた場合は、その波形のデューテ
ィ比制御が困難になり、ポンピング能力が低下するとい
う欠点を有している。本発明の目的は、このような欠点
を除去し、ポンピング効率の低下を防ぐ半導体集積回路
を提供することにある。
集積回路における基板電位発生回路は、容量ポンピング
回路４に入力する同期信号のデューティ比が、波形整形
回路１の特性、システムクロックＳＣＬＫのデューティ
比や波形形状等により変化し、ポンピング効率が変化す
る。従って、システムクロックＳＣＬＫの高速化、ある
いは電磁誘導雑音を低減するためにシステムクロックＳ
ＣＬＫの波形を鈍化させた場合は、その波形のデューテ
ィ比制御が困難になり、ポンピング能力が低下するとい
う欠点を有している。本発明の目的は、このような欠点
を除去し、ポンピング効率の低下を防ぐ半導体集積回路
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の特徴は、同期信
号をバッファ回路で増幅し、その出力端をポンピングコ
ンデンサの一端に接続することによってポンピングコン
デンサを駆動する第１の手段と、前記ポンピングコンデ
ンサの他端を第１の電界効果トランジスタのゲートとソ
ース又はドレインのいずれか一方と第２の電界効果トラ
ンジスタのドレイン又はソースのいずれか一方とを共通
接続し、更に前記第１の電界効果トランジスタのドレイ
ン又はソースのいずれか一方を接地線に接続するととも
に、前記第２の電界効果トランジスタのゲートをソース
又はドレインのいずれか一方に接続して所定の電位の出
力端とする容量ポンピング回路から成る第２の手段とを
有する電位発生回路備えるように構成した半導体集積回
路において、前記第１の手段は、形整形した前記同期信
号を分周回路で分周し、前記分周回路の出力を位相フト
回路によって複数の同期信号を生成し、前記第２の手段
は、前記複数の同期信号と対応する複数の容量ポンピン
グ回路から成り、且つそれぞれの前記容量ポンピング回
路出力を合成して電位出力となるように構成することに
ある。
号をバッファ回路で増幅し、その出力端をポンピングコ
ンデンサの一端に接続することによってポンピングコン
デンサを駆動する第１の手段と、前記ポンピングコンデ
ンサの他端を第１の電界効果トランジスタのゲートとソ
ース又はドレインのいずれか一方と第２の電界効果トラ
ンジスタのドレイン又はソースのいずれか一方とを共通
接続し、更に前記第１の電界効果トランジスタのドレイ
ン又はソースのいずれか一方を接地線に接続するととも
に、前記第２の電界効果トランジスタのゲートをソース
又はドレインのいずれか一方に接続して所定の電位の出
力端とする容量ポンピング回路から成る第２の手段とを
有する電位発生回路備えるように構成した半導体集積回
路において、前記第１の手段は、形整形した前記同期信
号を分周回路で分周し、前記分周回路の出力を位相フト
回路によって複数の同期信号を生成し、前記第２の手段
は、前記複数の同期信号と対応する複数の容量ポンピン
グ回路から成り、且つそれぞれの前記容量ポンピング回
路出力を合成して電位出力となるように構成することに
ある。
【０００６】前記電位発生回路は基板電位発生回路であ
り、１つの半導体基板上に複数の電界効果トランジスタ
素子を形成し、且つ個々の前記電界効果トランジスタ素
子を電気的に絶縁分離する手段として、前記半導体基板
に前記所定電位として供給し、前記基板電位発生回路を
構成する前記分周回路及び位相シフト回路は、データ入
力端とクロック入力端、及び出力端と反転出力端を備え
るＤ型フリップフロップ回路のクロック入力端に前記同
期信号を入力し、その出力端を前記複数の容量ポンピン
グ回路の一方の入力端へ、反転出力端をデータ入力端及
び他方の容量ポンピング回路の入力端へ、それぞれ接続
するように構成することができる。
り、１つの半導体基板上に複数の電界効果トランジスタ
素子を形成し、且つ個々の前記電界効果トランジスタ素
子を電気的に絶縁分離する手段として、前記半導体基板
に前記所定電位として供給し、前記基板電位発生回路を
構成する前記分周回路及び位相シフト回路は、データ入
力端とクロック入力端、及び出力端と反転出力端を備え
るＤ型フリップフロップ回路のクロック入力端に前記同
期信号を入力し、その出力端を前記複数の容量ポンピン
グ回路の一方の入力端へ、反転出力端をデータ入力端及
び他方の容量ポンピング回路の入力端へ、それぞれ接続
するように構成することができる。
【０００７】前記分周回路及び位相シフト回路は、デー
タ入力端とクロック入力端、及び出力端と反転出力端を
備える、２のＤ型フリップフロップ回路から成り、前記
同期信号を２のＤ型フリップ・フロップ回路のクロック
入力端に共通接続し、一方のＤ型フリップ・フロップ回
路のデータ入力端には、他方のＤ型フリップ・フロップ
回路の出力端を、前記他方のＤ型フリップ・フロップ回
路のデータ入力端には、前記一方のＤ型フリップ・フロ
ップ回路の反転出力端を、それぞれ接続するとともに、
前記２のＤ型フリップ・フロップ回路の出力端及び反転
出力端を、対応する４の容量ポンピング回路の入力端に
それぞれ接続するように構成することができる。
タ入力端とクロック入力端、及び出力端と反転出力端を
備える、２のＤ型フリップフロップ回路から成り、前記
同期信号を２のＤ型フリップ・フロップ回路のクロック
入力端に共通接続し、一方のＤ型フリップ・フロップ回
路のデータ入力端には、他方のＤ型フリップ・フロップ
回路の出力端を、前記他方のＤ型フリップ・フロップ回
路のデータ入力端には、前記一方のＤ型フリップ・フロ
ップ回路の反転出力端を、それぞれ接続するとともに、
前記２のＤ型フリップ・フロップ回路の出力端及び反転
出力端を、対応する４の容量ポンピング回路の入力端に
それぞれ接続するように構成することができる。
【０００８】前記分周回路及び位相シフト回路は、デー
タ入力端とクロック入力端、及び出力端と反転出力端を
備える、２のＤ型フリップフロップ回路から成り、前記
同期信号を２のＤ型フリップ・フロップ回路のクロック
入力端に共通接続し、一方のＤ型フリップ・フロップ回
路のデータ入力端には、他方のＤ型フリップ・フロップ
回路の出力端を、前記他方のＤ型フリップ・フロップ回
路のデータ入力端には、前記一方のＤ型フリップ・フロ
ップ回路の反転出力端を、それぞれ接続するとともに、
前記一方のＤ型フリップ・フロップ回路の出力端及び反
転出力端を、対応する２の前記容量ポンピング回路の入
力端にそれぞれ接続するとともに、前記他方のＤ型フリ
ップ・フロップ回路の出力端と対応する前記容量ポンピ
ング回路の入力端との間に第１のトランスファゲート
を、反転出力端と対応する前記容量ポンピング回路の入
力端との間に第２のトランスファゲートを、それぞれ接
続し、更に前記基板電位を基板電位検知回路の入力に印
加し、前記基板電位検知回路のクロック出力端の一方
を、第３のトランスァゲートを介して前記第１のトラン
スファゲートの出力端に共通接続し、前記クロック出力
端の他方は第１のインバータと第４のトランスァゲート
を介して前記第２のトランスファゲートの出力端に共通
接続し、且つ前記基板電位検知回路の出力端を、前記第
３，第４のトランスァゲートのゲート、及び第２のイン
バータを介して前記第１，第２のトランスァゲートのゲ
ートと、それぞれ共通接続するように構成することがで
きる。
タ入力端とクロック入力端、及び出力端と反転出力端を
備える、２のＤ型フリップフロップ回路から成り、前記
同期信号を２のＤ型フリップ・フロップ回路のクロック
入力端に共通接続し、一方のＤ型フリップ・フロップ回
路のデータ入力端には、他方のＤ型フリップ・フロップ
回路の出力端を、前記他方のＤ型フリップ・フロップ回
路のデータ入力端には、前記一方のＤ型フリップ・フロ
ップ回路の反転出力端を、それぞれ接続するとともに、
前記一方のＤ型フリップ・フロップ回路の出力端及び反
転出力端を、対応する２の前記容量ポンピング回路の入
力端にそれぞれ接続するとともに、前記他方のＤ型フリ
ップ・フロップ回路の出力端と対応する前記容量ポンピ
ング回路の入力端との間に第１のトランスファゲート
を、反転出力端と対応する前記容量ポンピング回路の入
力端との間に第２のトランスファゲートを、それぞれ接
続し、更に前記基板電位を基板電位検知回路の入力に印
加し、前記基板電位検知回路のクロック出力端の一方
を、第３のトランスァゲートを介して前記第１のトラン
スファゲートの出力端に共通接続し、前記クロック出力
端の他方は第１のインバータと第４のトランスァゲート
を介して前記第２のトランスファゲートの出力端に共通
接続し、且つ前記基板電位検知回路の出力端を、前記第
３，第４のトランスァゲートのゲート、及び第２のイン
バータを介して前記第１，第２のトランスァゲートのゲ
ートと、それぞれ共通接続するように構成することがで
きる。
【０００９】前記基板電位検知回路は、第１のＰチャネ
ル型絶縁ゲート電界効果トランジスタのゲートに基板電
位を印加し、ソースを電源線に、ドレインを、第１，第
２の抵抗を介して接地線に接続するとともに、第３のイ
ンバータを介して第４のインバータと、ソースを接地線
に直列接続した第３のＮチャネル型絶縁ゲート電界効果
トランジスタのゲートとに接続し、且つ前記第３のＮチ
ャネル型絶縁ゲート電界効果トランジスタのドレイン
は、前記第１，第２の抵抗の接続点と接続するととも
に、第４のインバータの出力を基板電位検知信号として
出力し、且つ前記基板電位検知信号を少なくとも２つの
入力端を有する論理ゲートの一方の入力端に印加し、そ
の出力を、第５，第６のインバータを介して他方の入力
に印加するするとともに、クロックとして出力するよう
に構成することができる。
ル型絶縁ゲート電界効果トランジスタのゲートに基板電
位を印加し、ソースを電源線に、ドレインを、第１，第
２の抵抗を介して接地線に接続するとともに、第３のイ
ンバータを介して第４のインバータと、ソースを接地線
に直列接続した第３のＮチャネル型絶縁ゲート電界効果
トランジスタのゲートとに接続し、且つ前記第３のＮチ
ャネル型絶縁ゲート電界効果トランジスタのドレイン
は、前記第１，第２の抵抗の接続点と接続するととも
に、第４のインバータの出力を基板電位検知信号として
出力し、且つ前記基板電位検知信号を少なくとも２つの
入力端を有する論理ゲートの一方の入力端に印加し、そ
の出力を、第５，第６のインバータを介して他方の入力
に印加するするとともに、クロックとして出力するよう
に構成することができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。本実施例の、半導体集積回路の基板電位発
生回路は、図１に示すように、システムクロックＳＣＬ
Ｋを入力とする波形整形回路１の出力である同期信号Φ
0 を分周回路２１の入力とし、前記分周回路２１の出力
を位相シフト回路２２の入力とするとともに、その出力
となる同期信号Φ1〜Φn を対応する容量ポンピング回
路３１〜３ｎへそれぞれ入力し、且つそれぞれの出力が
基板電位出力ＶB となるように構成する。
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。本実施例の、半導体集積回路の基板電位発
生回路は、図１に示すように、システムクロックＳＣＬ
Ｋを入力とする波形整形回路１の出力である同期信号Φ
0 を分周回路２１の入力とし、前記分周回路２１の出力
を位相シフト回路２２の入力とするとともに、その出力
となる同期信号Φ1〜Φn を対応する容量ポンピング回
路３１〜３ｎへそれぞれ入力し、且つそれぞれの出力が
基板電位出力ＶB となるように構成する。
【００１１】次に、第１の実施例の動作について説明す
る。システムクロックＳＣＬＫを波形整形回路１によっ
て波形整形した後、分周回路２１で１／２分周し、更に
位相シフト回路２２により同期信号Φ1 〜Φn を生成す
る。本実施例では、分周回路２１及び位相シフト回路２
２を図２（Ａ）に示すようなＤ型フリップ・フロップ回
路２３で構成してあり、クロック入力端に同期信号Φ0
を入力し、その出力Ｑを同期信号Φ1 ，反転出力Ｑを同
期信号Φ2 とするとともに、同期信号Φ2 をデータ入力
端Ｄに入力する。同様に複数のＤ型フリップ・フロップ
回路を用いて同期信号Φn まで生成できる。前記同期信
号Φ1 は容量ポンピング回路３１を、同期信号Φ2 は容
量ポンピング回路３２を、同期信号Φn は容量ポンピン
グ回路３ｎを、それぞれ駆動する。容量ポンピング回路
３１〜３ｎの回路構成及び動作は、前述した従来技術と
同様であるので説明を省略するが、その１〜ｎ個の出力
を共通接続して合成する電圧が基板電位出力ＶB とな
る。本実施例の場合、図２（Ｂ）に示すように、Ｄ型フ
リップ・フロップ回路はクロックの立上りのタイミング
で、データ入力波形の状態を出力端Ｑに出力し、且つ次
のクロックの立上りのタイミングまでその状態を保持す
る。従って本例のように反転出力Ｑの信号をデータ入力
端Ｄに接続してあるので、クロックの立上りのタイミン
グ毎に出力端Ｑ及び反転出力Ｑの信号が反転するため、
システムクロックＳＣＬＫの波形の鈍化や、製造上のば
らつきによる波形整形回路１のスレショルドレベルの変
化等により、その出力である同期信号Φ0 のデューティ
比が大きく変化しても、前記Ｄ型フリップ・フロップ回
路３１〜３ｎによるそれぞれの分周波形のデューティ比
は変化しない。この方法によれば従来の２倍の、周波数
又はデューティ比をもつシステムクロックＳＣＬＫにお
いても動作が可能となる。
る。システムクロックＳＣＬＫを波形整形回路１によっ
て波形整形した後、分周回路２１で１／２分周し、更に
位相シフト回路２２により同期信号Φ1 〜Φn を生成す
る。本実施例では、分周回路２１及び位相シフト回路２
２を図２（Ａ）に示すようなＤ型フリップ・フロップ回
路２３で構成してあり、クロック入力端に同期信号Φ0
を入力し、その出力Ｑを同期信号Φ1 ，反転出力Ｑを同
期信号Φ2 とするとともに、同期信号Φ2 をデータ入力
端Ｄに入力する。同様に複数のＤ型フリップ・フロップ
回路を用いて同期信号Φn まで生成できる。前記同期信
号Φ1 は容量ポンピング回路３１を、同期信号Φ2 は容
量ポンピング回路３２を、同期信号Φn は容量ポンピン
グ回路３ｎを、それぞれ駆動する。容量ポンピング回路
３１〜３ｎの回路構成及び動作は、前述した従来技術と
同様であるので説明を省略するが、その１〜ｎ個の出力
を共通接続して合成する電圧が基板電位出力ＶB とな
る。本実施例の場合、図２（Ｂ）に示すように、Ｄ型フ
リップ・フロップ回路はクロックの立上りのタイミング
で、データ入力波形の状態を出力端Ｑに出力し、且つ次
のクロックの立上りのタイミングまでその状態を保持す
る。従って本例のように反転出力Ｑの信号をデータ入力
端Ｄに接続してあるので、クロックの立上りのタイミン
グ毎に出力端Ｑ及び反転出力Ｑの信号が反転するため、
システムクロックＳＣＬＫの波形の鈍化や、製造上のば
らつきによる波形整形回路１のスレショルドレベルの変
化等により、その出力である同期信号Φ0 のデューティ
比が大きく変化しても、前記Ｄ型フリップ・フロップ回
路３１〜３ｎによるそれぞれの分周波形のデューティ比
は変化しない。この方法によれば従来の２倍の、周波数
又はデューティ比をもつシステムクロックＳＣＬＫにお
いても動作が可能となる。
【００１２】次に第２の実施例について説明する。第２
の実施例のブロック図における分周回路２１及び位相シ
フト回路２２を図３（Ａ）に示すように、同期信号Φ0
をＤ型フリップ・フロップ回路２３，２４のクロック入
力端に接続し、Ｄ型フリップ・フロップ回路２３のデー
タ入力端Ｄには、Ｄ型フリップ・フロップ回路２４の出
力端Ｑを、Ｄ型フリップ・フロップ回路２４のデータ入
力端Ｄには、Ｄ型フリップ・フロップ回路２３の反転出
力端Ｑを、それぞれ接続する。更に、Ｄ型フリップ・フ
ロップ回路２３の出力端Ｑを同期信号Φ1 、反転出力端
Ｑを同期信号Φ3 、Ｄ型フリップ・フロップ回路２４の
出力端Ｑを同期信号Φ4 、反転出力端Ｑを同期信号Φ2
とする。前記同期信号Φ1 ，Φ2 ，Φ3 ，Φ4 はそれぞ
れ対応する容量ポンピング回路３１，３２，３３，３４
の入力端に接続し、且つそれぞれの出力を合成して基板
電位出力ＶB となるように構成する。
の実施例のブロック図における分周回路２１及び位相シ
フト回路２２を図３（Ａ）に示すように、同期信号Φ0
をＤ型フリップ・フロップ回路２３，２４のクロック入
力端に接続し、Ｄ型フリップ・フロップ回路２３のデー
タ入力端Ｄには、Ｄ型フリップ・フロップ回路２４の出
力端Ｑを、Ｄ型フリップ・フロップ回路２４のデータ入
力端Ｄには、Ｄ型フリップ・フロップ回路２３の反転出
力端Ｑを、それぞれ接続する。更に、Ｄ型フリップ・フ
ロップ回路２３の出力端Ｑを同期信号Φ1 、反転出力端
Ｑを同期信号Φ3 、Ｄ型フリップ・フロップ回路２４の
出力端Ｑを同期信号Φ4 、反転出力端Ｑを同期信号Φ2
とする。前記同期信号Φ1 ，Φ2 ，Φ3 ，Φ4 はそれぞ
れ対応する容量ポンピング回路３１，３２，３３，３４
の入力端に接続し、且つそれぞれの出力を合成して基板
電位出力ＶB となるように構成する。
【００１３】次に、第２の実施例の動作について説明す
る。システムクロックＳＣＬＫを波形整形回路１によっ
て波形整形した同期信号Φ0 の立上りのタイミングで、
Ｄ型フリップ・フロップ回路２３はＤ型フリップ・フロ
ップ回路２４の出力端Ｑの同期信号Φ4 の状態を読み込
んでその出力端Ｑの同期信号Φ1 が高レベルとなり、反
転出力端Ｑの同期信号Φ3 は低レベルとなる。システム
クロックＳＣＬＫ次の立上りのタイミングで、Ｄ型フリ
ップ・フロップ回路２４はＤ型フリップ・フロップ回路
２３の出力端Ｑの同期信号Φ3 の状態を読み込んで高レ
ベルとなり、反転出力端Ｑの同期信号Φ2 は低レベルと
なる。更にシステムクロックＳＣＬＫ次の立上りのタイ
ミングで、Ｄ型フリップ・フロップ回路２３はＤ型フリ
ップ・フロップ回路２４の出力端Ｑの同期信号Φ4 の低
レベル状態を読み込んでその出力端Ｑの同期信号Φ1 は
低レベルとなり、反転出力端Ｑの同期信号Φ3 は高レベ
ルとなる。システムクロックＳＣＬＫの次の立上りのタ
イミングで、Ｄ型フリップ・フロップ回路２４はＤ型フ
リップ・フロップ回路２３の出力端Ｑの同期信号Φ3 の
低レベル状態を読み込んで低レベルとなり、反転出力端
Ｑの同期信号Φ2 は高レベルとなる。以上の動作を、シ
ステムクロックＳＣＬＫの４サイクル毎に繰り返すこと
により、位相がシステムクロックＳＣＬＫの１サイクル
分づつシフトした、４相の同期信号Φ1 ，Φ2 ，Φ3 ，
Φ4 を生成する。前記同期信号Φ1 ，Φ2 ，Φ3 ，Φ4
はそれぞれ対応する容量ポンピング回路３１，３２，３
３，３４を駆動し、且つそれぞれの出力が合成されて基
板電位出力ＶB となる。この第２の実施例では、従来の
４倍の、周波数又はデューティ比をもつシステムクロッ
クＳＣＬＫにおいても動作が可能となる。なお、第１，
第２の実施例ではシステムクロックＳＣＬＫの１クロッ
ク毎に容量ポンピング回路が動作するので、各容量ポン
ピング回路は従来と同程度のポンピング量を有していれ
ばよい。
る。システムクロックＳＣＬＫを波形整形回路１によっ
て波形整形した同期信号Φ0 の立上りのタイミングで、
Ｄ型フリップ・フロップ回路２３はＤ型フリップ・フロ
ップ回路２４の出力端Ｑの同期信号Φ4 の状態を読み込
んでその出力端Ｑの同期信号Φ1 が高レベルとなり、反
転出力端Ｑの同期信号Φ3 は低レベルとなる。システム
クロックＳＣＬＫ次の立上りのタイミングで、Ｄ型フリ
ップ・フロップ回路２４はＤ型フリップ・フロップ回路
２３の出力端Ｑの同期信号Φ3 の状態を読み込んで高レ
ベルとなり、反転出力端Ｑの同期信号Φ2 は低レベルと
なる。更にシステムクロックＳＣＬＫ次の立上りのタイ
ミングで、Ｄ型フリップ・フロップ回路２３はＤ型フリ
ップ・フロップ回路２４の出力端Ｑの同期信号Φ4 の低
レベル状態を読み込んでその出力端Ｑの同期信号Φ1 は
低レベルとなり、反転出力端Ｑの同期信号Φ3 は高レベ
ルとなる。システムクロックＳＣＬＫの次の立上りのタ
イミングで、Ｄ型フリップ・フロップ回路２４はＤ型フ
リップ・フロップ回路２３の出力端Ｑの同期信号Φ3 の
低レベル状態を読み込んで低レベルとなり、反転出力端
Ｑの同期信号Φ2 は高レベルとなる。以上の動作を、シ
ステムクロックＳＣＬＫの４サイクル毎に繰り返すこと
により、位相がシステムクロックＳＣＬＫの１サイクル
分づつシフトした、４相の同期信号Φ1 ，Φ2 ，Φ3 ，
Φ4 を生成する。前記同期信号Φ1 ，Φ2 ，Φ3 ，Φ4
はそれぞれ対応する容量ポンピング回路３１，３２，３
３，３４を駆動し、且つそれぞれの出力が合成されて基
板電位出力ＶB となる。この第２の実施例では、従来の
４倍の、周波数又はデューティ比をもつシステムクロッ
クＳＣＬＫにおいても動作が可能となる。なお、第１，
第２の実施例ではシステムクロックＳＣＬＫの１クロッ
ク毎に容量ポンピング回路が動作するので、各容量ポン
ピング回路は従来と同程度のポンピング量を有していれ
ばよい。
【００１４】次に第３の実施例について説明する。図４
に第３の実施例のブロック図を、図５に基板電位検知回
路５を、図６に波形図を、図７にポンピング量の比較図
を示す。第２の実施例と異なるところは、基板電位検知
回路５を付加することにより、システムクロックＳＣＬ
Ｋの周期が非常に長い場合でも基板電位発生回路が動作
可能となる。Ｄ型フリップ・フロップ回路２４の出力端
Ｑと容量ポンピング回路３４の入力端との間、及び反転
出力端Ｑと容量ポンピング回路３２の入力端との間、と
にそれぞれ第１，２のトランスァゲート８，９を接続す
る。基板電位検知回路５の入力に基板電位出力ＶB を印
加し、その出力である基板電位検知信号ＶENを発振回路
５４の発振制御信号とする。発振回路５４で生成したク
ロックΦOSC の一方を、第３のトランスァゲート１０を
介して容量ポンピング回路３４に入力し、クロックΦ
OSC の他方は第１のインバータ６で反転後第４のトラン
スァゲート１１を介して容量ポンピング回路３２に入力
する。前記基板電位検知回路５の出力である基板電位検
知信号ＶENを、第３，４のトランスァゲート１０，１１
のゲートに印加し、且つ第２のインバータ７を介して第
１，２のトランスァゲート８，９のゲートにも印加す
る。前記基板電位検知回路５は、第１のＰチャネル型絶
縁ゲート電界効果トランジスタＰ１のゲートに基板電位
出力ＶB を入力し、ソースを電源線５５に、ドレインを
抵抗Ｒ1 ，Ｒ2 を介して接地線に接続するとともに、第
３のインバータ５１を介して第４のインバータ５２の入
力端とソースを接地線に接続した第３のＮチャネル型絶
縁ゲート電界効果トランジスタＮ３のゲートに接続す
る。第３のＮチャネル型絶縁ゲート電界効果トランジス
タＮ３のドレインは、前記抵抗Ｒ1 とＲ2 の接続点と接
続し、第４のインバータ５２は第５のインバータ５３を
介してその出力を基板電位検知信号ＶENとして出力する
とともに、前記基板電位検知信号ＶENを論理ゲート（２
入力ＮＡＮＤ回路）５４３の一方の入力に印加し、その
出力をクロックΦOSC としてインバータ５４１，５４２
を介して他方の入力に印加することにより、クロックΦ
OSC として出力するように構成する。
に第３の実施例のブロック図を、図５に基板電位検知回
路５を、図６に波形図を、図７にポンピング量の比較図
を示す。第２の実施例と異なるところは、基板電位検知
回路５を付加することにより、システムクロックＳＣＬ
Ｋの周期が非常に長い場合でも基板電位発生回路が動作
可能となる。Ｄ型フリップ・フロップ回路２４の出力端
Ｑと容量ポンピング回路３４の入力端との間、及び反転
出力端Ｑと容量ポンピング回路３２の入力端との間、と
にそれぞれ第１，２のトランスァゲート８，９を接続す
る。基板電位検知回路５の入力に基板電位出力ＶB を印
加し、その出力である基板電位検知信号ＶENを発振回路
５４の発振制御信号とする。発振回路５４で生成したク
ロックΦOSC の一方を、第３のトランスァゲート１０を
介して容量ポンピング回路３４に入力し、クロックΦ
OSC の他方は第１のインバータ６で反転後第４のトラン
スァゲート１１を介して容量ポンピング回路３２に入力
する。前記基板電位検知回路５の出力である基板電位検
知信号ＶENを、第３，４のトランスァゲート１０，１１
のゲートに印加し、且つ第２のインバータ７を介して第
１，２のトランスァゲート８，９のゲートにも印加す
る。前記基板電位検知回路５は、第１のＰチャネル型絶
縁ゲート電界効果トランジスタＰ１のゲートに基板電位
出力ＶB を入力し、ソースを電源線５５に、ドレインを
抵抗Ｒ1 ，Ｒ2 を介して接地線に接続するとともに、第
３のインバータ５１を介して第４のインバータ５２の入
力端とソースを接地線に接続した第３のＮチャネル型絶
縁ゲート電界効果トランジスタＮ３のゲートに接続す
る。第３のＮチャネル型絶縁ゲート電界効果トランジス
タＮ３のドレインは、前記抵抗Ｒ1 とＲ2 の接続点と接
続し、第４のインバータ５２は第５のインバータ５３を
介してその出力を基板電位検知信号ＶENとして出力する
とともに、前記基板電位検知信号ＶENを論理ゲート（２
入力ＮＡＮＤ回路）５４３の一方の入力に印加し、その
出力をクロックΦOSC としてインバータ５４１，５４２
を介して他方の入力に印加することにより、クロックΦ
OSC として出力するように構成する。
【００１５】次に、第３の実施例の動作について説明す
る。基板電位出力ＶB が、基板電位検知回路５の第１の
Ｐチャネル型絶縁ゲート電界効果トランジスタＰ１のオ
ン抵抗と抵抗Ｒ1 ，Ｒ2 とによって決まる電圧に第１の
Ｐチャネル型絶縁ゲート電界効果トランジスタＰ１のス
レッショルド電圧を加えた基準電圧よりも高くなると
〔図６（Ｆ）〕、第１のＰチャネル型絶縁ゲート電界効
果トランジスタＰ１は非導通となり、第３のＮチャネル
型絶縁ゲート電界効果トランジスタＮ３が導通して第１
のＰチャネル型絶縁ゲート電界効果トランジスタＰ１の
オン抵抗とＲ1 とで決る電圧に第１のＰチャネル型絶縁
ゲート電界効果トランジスタＰ１のスレッショルド電圧
を加えた電圧まで基準電圧を低くするとともに、第４の
インバータ５２は第５のインバータ５３を介してその出
力の基板電位検知信号ＶENが低レベルとなり〔図６
（Ｇ）〕、発振回路５４は発信を停止する。このとき、
基板電位検知信号ＶENによって第３，４のトランスァゲ
ート８３，８４は非導通となり、第１，２のトランスァ
ゲート８１，８２が導通することによりＤ型フリップ・
フロップ回路２４の出力である同期信号Φ2 ，Φ4 が選
択される。また、基板電位出力ＶB が、前記の低くなっ
た基準電圧よりも更に低下すると〔図６（Ｆ）〕、第１
のＰチャネル型絶縁ゲート電界効果トランジスタＰ１が
導通し、第３のＮチャネル型絶縁ゲート電界効果トラン
ジスタＮ３は非導通となり、はじめの基準電圧に復帰す
るとともにインバータ５３の出力が高レベルとなり〔図
６（Ｇ）〕、発振回路５４は発信を再開する〔図６
（Ｈ）〕。このとき、基板電位検知信号ＶENによって第
１，２のトランスァゲート８１，８２は非導通となり、
第３，４のトランスァゲート８３，８４が導通すること
により発信回路５４で生成したクロックΦOSC が同期信
号Φ4 となり〔図６（Ｅ）〕、反転クロックΦOSC が同
期信号Φ2 となる〔図６（Ｃ）〕。同期信号Φ1 ，Φ3
は基板電位検知信号ＶENには影響されない〔図６
（Ｂ），（Ｄ）〕。
る。基板電位出力ＶB が、基板電位検知回路５の第１の
Ｐチャネル型絶縁ゲート電界効果トランジスタＰ１のオ
ン抵抗と抵抗Ｒ1 ，Ｒ2 とによって決まる電圧に第１の
Ｐチャネル型絶縁ゲート電界効果トランジスタＰ１のス
レッショルド電圧を加えた基準電圧よりも高くなると
〔図６（Ｆ）〕、第１のＰチャネル型絶縁ゲート電界効
果トランジスタＰ１は非導通となり、第３のＮチャネル
型絶縁ゲート電界効果トランジスタＮ３が導通して第１
のＰチャネル型絶縁ゲート電界効果トランジスタＰ１の
オン抵抗とＲ1 とで決る電圧に第１のＰチャネル型絶縁
ゲート電界効果トランジスタＰ１のスレッショルド電圧
を加えた電圧まで基準電圧を低くするとともに、第４の
インバータ５２は第５のインバータ５３を介してその出
力の基板電位検知信号ＶENが低レベルとなり〔図６
（Ｇ）〕、発振回路５４は発信を停止する。このとき、
基板電位検知信号ＶENによって第３，４のトランスァゲ
ート８３，８４は非導通となり、第１，２のトランスァ
ゲート８１，８２が導通することによりＤ型フリップ・
フロップ回路２４の出力である同期信号Φ2 ，Φ4 が選
択される。また、基板電位出力ＶB が、前記の低くなっ
た基準電圧よりも更に低下すると〔図６（Ｆ）〕、第１
のＰチャネル型絶縁ゲート電界効果トランジスタＰ１が
導通し、第３のＮチャネル型絶縁ゲート電界効果トラン
ジスタＮ３は非導通となり、はじめの基準電圧に復帰す
るとともにインバータ５３の出力が高レベルとなり〔図
６（Ｇ）〕、発振回路５４は発信を再開する〔図６
（Ｈ）〕。このとき、基板電位検知信号ＶENによって第
１，２のトランスァゲート８１，８２は非導通となり、
第３，４のトランスァゲート８３，８４が導通すること
により発信回路５４で生成したクロックΦOSC が同期信
号Φ4 となり〔図６（Ｅ）〕、反転クロックΦOSC が同
期信号Φ2 となる〔図６（Ｃ）〕。同期信号Φ1 ，Φ3
は基板電位検知信号ＶENには影響されない〔図６
（Ｂ），（Ｄ）〕。
【００１６】図７のポンピング量の比較図において、必
要とされるポンピング量１２は、基板にて消費される電
力を供給する能力に等しい。この電力は、一般的には
〔拡散層と基板にて形成されるＰＮ接合にかかる逆バイ
アスによって生ずるリーク電流〕＋〔トランジスタ動作
時にチャネルを通過するホットキャリアの一部が基板へ
流れることによる電流〕の総和で示めされ、前者はバイ
アス量により一定、後者は動作周波数に依存することが
経験的に知られている。つまり、必要とされるポンピン
グ量１２は、回路が停止している状態（１／Ｔ）におい
ても、ある一定の能力を必要とし、動作周波数が高くな
るにつれて、より多くのポンピング量を必要とする。
要とされるポンピング量１２は、基板にて消費される電
力を供給する能力に等しい。この電力は、一般的には
〔拡散層と基板にて形成されるＰＮ接合にかかる逆バイ
アスによって生ずるリーク電流〕＋〔トランジスタ動作
時にチャネルを通過するホットキャリアの一部が基板へ
流れることによる電流〕の総和で示めされ、前者はバイ
アス量により一定、後者は動作周波数に依存することが
経験的に知られている。つまり、必要とされるポンピン
グ量１２は、回路が停止している状態（１／Ｔ）におい
ても、ある一定の能力を必要とし、動作周波数が高くな
るにつれて、より多くのポンピング量を必要とする。
【００１７】従来の回路によるポンピング量１４は、周
波数が低いときはポンピング量が周波数に比例する。し
かし、周波数が、より高くなるとポンピング回路の充放
電が間に合わなくなり、１回のポンピング動作に対する
充放電の電荷量が低下するため、ポンピング量が周波数
に比例しなくなる。特に、システムクロックＳＣＬＫの
デューティ比が、５０対５０からはずれるにつれて、ポ
ンピング回路の充電、もしくは放電期間がより短かくな
るので、より低い周波数でポンピング量が低下し始め
る。ここで、基板電位を所定の電位に保つためには、必
要とされるポンピング量を上回らなければならず、動作
可能な周波数範囲が狭い。逆に、ポンピング量が必要以
上に多きすぎると、その分は電力の損失となり好ましく
ない。つまり、従来の回路によるポンピング量１４は、
必要とされるポンピング量のグラフ曲線に対してずれが
大きいため、動作周波数の範囲の拡大と電力損失の削減
を両立させることは困難である。
波数が低いときはポンピング量が周波数に比例する。し
かし、周波数が、より高くなるとポンピング回路の充放
電が間に合わなくなり、１回のポンピング動作に対する
充放電の電荷量が低下するため、ポンピング量が周波数
に比例しなくなる。特に、システムクロックＳＣＬＫの
デューティ比が、５０対５０からはずれるにつれて、ポ
ンピング回路の充電、もしくは放電期間がより短かくな
るので、より低い周波数でポンピング量が低下し始め
る。ここで、基板電位を所定の電位に保つためには、必
要とされるポンピング量を上回らなければならず、動作
可能な周波数範囲が狭い。逆に、ポンピング量が必要以
上に多きすぎると、その分は電力の損失となり好ましく
ない。つまり、従来の回路によるポンピング量１４は、
必要とされるポンピング量のグラフ曲線に対してずれが
大きいため、動作周波数の範囲の拡大と電力損失の削減
を両立させることは困難である。
【００１８】本発明の回路によるポンピング量１３は、
同期信号の周波数が低い部分は、基板電位検知回路５で
生成した周波数によりポンピング量を補ない、周波数の
高い部分は分周回路２１，位相シフト回路２２によるデ
ューティ比が５０対５０の周波数により、ポンピング効
率の向上で、従来よりも高いポンピング能力が得られ
る。さらに、余剰な能力は、基板電位検知回路５におい
て電力消費が少なくなるように制御されるので、従来よ
りも広い周波数範囲での動作と、電力損失の削減を実現
している。
同期信号の周波数が低い部分は、基板電位検知回路５で
生成した周波数によりポンピング量を補ない、周波数の
高い部分は分周回路２１，位相シフト回路２２によるデ
ューティ比が５０対５０の周波数により、ポンピング効
率の向上で、従来よりも高いポンピング能力が得られ
る。さらに、余剰な能力は、基板電位検知回路５におい
て電力消費が少なくなるように制御されるので、従来よ
りも広い周波数範囲での動作と、電力損失の削減を実現
している。
【００１９】従って、図７に示すように、必要とされる
ポンピング量１２に比較すると、本発明の回路によるポ
ンピング量１３は従来の回路によるポンピング量１４よ
りも広範囲のシステムクロックＳＣＬＫ周期に対して動
作可能である。
ポンピング量１２に比較すると、本発明の回路によるポ
ンピング量１３は従来の回路によるポンピング量１４よ
りも広範囲のシステムクロックＳＣＬＫ周期に対して動
作可能である。
【００２０】
【発明の効果】以上説明したように、本発明の半導体集
積回路の基板電位発生回路は、分周回路２１によってシ
ステムクロックＳＣＬＫを分周し、位相シフト回路２２
で４相の同期信号Φ1 ，Φ2 ，Φ3 ，Φ4 を生成し、そ
れぞれの同期信号に対応する容量ポンピング回路３１，
３２，３３，３４により整流して基板電位ＶB を発生
し、また基板電位検知回路５を用いて、基板電位ＶB が
基準電位よりも高いときは内部にある発振回路５３で生
成したクロックを同期信号Φ2 ，Φ4 として用いること
で基板電位ＶB を下げる。基盤電位ＶB が基準電位より
も低いときは、システムクロックＳＣＬＫから生成した
同期信号Φ1 ，Φ2 ，Φ3 ，Φ4 をそのまま用いること
により、基準電位内にする。従って、システムクロック
ＳＣＬＫの周期が長い場合でも基板電圧発生回路が動作
し、同期信号Φ1 ，Φ2 ，Φ3 ，Φ4の位相をそれぞれ
シフトさせることでデューティ比が安定化し、且つ高い
周波数、すなわち周期が短かいときも、その周期を長く
することができ、広範囲のシステムクロックＳＣＬＫ周
期に対してポンピング効率の低下を改善するという効果
を有している。さらに、ポンピング効率の向上で、従来
よりも高いポンピング能力が得られ、余剰な能力は、基
板電位検知回路５において電力消費が少なくなるように
制御されるので、電力損失の削減の効果もある。なお、
本実施例では同期信号が２相と４相について説明した
が、２相以上であれば同様の方法で効果を得ることがで
きるのはいうまでもない。
積回路の基板電位発生回路は、分周回路２１によってシ
ステムクロックＳＣＬＫを分周し、位相シフト回路２２
で４相の同期信号Φ1 ，Φ2 ，Φ3 ，Φ4 を生成し、そ
れぞれの同期信号に対応する容量ポンピング回路３１，
３２，３３，３４により整流して基板電位ＶB を発生
し、また基板電位検知回路５を用いて、基板電位ＶB が
基準電位よりも高いときは内部にある発振回路５３で生
成したクロックを同期信号Φ2 ，Φ4 として用いること
で基板電位ＶB を下げる。基盤電位ＶB が基準電位より
も低いときは、システムクロックＳＣＬＫから生成した
同期信号Φ1 ，Φ2 ，Φ3 ，Φ4 をそのまま用いること
により、基準電位内にする。従って、システムクロック
ＳＣＬＫの周期が長い場合でも基板電圧発生回路が動作
し、同期信号Φ1 ，Φ2 ，Φ3 ，Φ4の位相をそれぞれ
シフトさせることでデューティ比が安定化し、且つ高い
周波数、すなわち周期が短かいときも、その周期を長く
することができ、広範囲のシステムクロックＳＣＬＫ周
期に対してポンピング効率の低下を改善するという効果
を有している。さらに、ポンピング効率の向上で、従来
よりも高いポンピング能力が得られ、余剰な能力は、基
板電位検知回路５において電力消費が少なくなるように
制御されるので、電力損失の削減の効果もある。なお、
本実施例では同期信号が２相と４相について説明した
が、２相以上であれば同様の方法で効果を得ることがで
きるのはいうまでもない。
【図１】本発明による基板電位発生回路の第１の実施例
のブロック図である。
のブロック図である。
【図２】本発明の第１の実施例における分周回路、位相
シフト回路の回路図と波形図である。
シフト回路の回路図と波形図である。
【図３】本発明による基板電位発生回路の第２の実施例
のブロック図と同期信号の波形図である。
のブロック図と同期信号の波形図である。
【図４】本発明による基板電位発生回路の第３の実施例
のブロック図である。
のブロック図である。
【図５】本発明の第３の実施例の分周回路、位相シフト
回路、基板電位検知回路の回路図である。
回路、基板電位検知回路の回路図である。
【図６】本発明の第３の実施例の波形図である。
【図７】本発明の実施例及び従来技術の、周期１／Ｔに
対するポンピング量の波形図である。
対するポンピング量の波形図である。
【図８】従来技術の基板電位発生回路のブロック図であ
る。
る。
【図９】従来技術の容量ポンピング回路の回路図と波形
図である。
図である。
１ 波形整形回路 ３ 容量ポンピング回路部 ５ 基板電位検知回路 ６ 第１のインバータ ７ 第２のインバータ ８ 第１のトランスファゲート ９ 第２のトランスファゲート １０ 第３のトランスファゲート １１ 第４のトランスファゲート ２１ 分周回路 ２２ 位相シフト回路部 ２３，２４ Ｄ型フリップ・フロップ回路 ３０〜３ｎ 容量ポンピング回路 ５１ 第３のインバータ ５２ 第４のインバータ ５５ 電源線 ５３１ 第５のインバータ ５３２ 第６のインバータ ５３３ 論理ゲート（２入力ＮＡＮＤ回路） Ｎ１〜Ｎ３ Ｎチャネル型絶縁ゲート電界効果トラン
ジスタ ＳＣＬＫ システムクロック ΦOSC クロック Φ1 〜Φ4 同期信号 ＶB 基板電位 ＶEN 基板電位検知信号
ジスタ ＳＣＬＫ システムクロック ΦOSC クロック Φ1 〜Φ4 同期信号 ＶB 基板電位 ＶEN 基板電位検知信号
Claims (5)
- 【請求項１】 同期信号をバッファ回路で増幅し、その
出力端をポンピングコンデンサの一端に接続することに
よってポンピングコンデンサを駆動する第１の手段と、
前記ポンピングコンデンサの他端を第１の電界効果トラ
ンジスタのゲートとソース又はドレインのいずれか一方
と第２の電界効果トランジスタのドレイン又はソースの
いずれか一方とを共通接続し、更に前記第１の電界効果
トランジスタのドレイン又はソースのいずれか一方を接
地線に接続するとともに、前記第２の電界効果トランジ
スタのゲートをソース又はドレインのいずれか一方に接
続して所定の電位の出力端とする容量ポンピング回路か
ら成る第２の手段とを有する電位発生回路備えるように
構成した半導体集積回路において、 前記第１の手段は、形整形した前記同期信号を分周回路
で分周し、前記分周回路の出力を位相フト回路によって
複数の同期信号を生成し、前記第２の手段は、前記複数
の同期信号と対応する複数の容量ポンピング回路から成
り、且つそれぞれの前記容量ポンピング回路出力を合成
して電位出力となるように構成することを特徴とする半
導体集積回路。 - 【請求項２】 前記電位発生回路は基板電位発生回路で
あり、１つの半導体基板上に複数の電界効果トランジス
タ素子を形成し、且つ個々の前記電界効果トランジスタ
素子を電気的に絶縁分離する手段として、前記半導体基
板に前記所定電位として供給し、前記基板電位発生回路
を構成する前記分周回路及び位相シフト回路は、データ
入力端とクロック入力端、及び出力端と反転出力端を備
えるＤ型フリップフロップ回路のクロック入力端に前記
同期信号を入力し、その出力端を前記複数の容量ポンピ
ング回路の一方の入力端へ、反転出力端をデータ入力端
及び他方の容量ポンピング回路の入力端へ、それぞれ接
続するように構成することを特徴とする請求項１に記載
の半導体集積回路。 - 【請求項３】 前記分周回路及び位相シフト回路は、デ
ータ入力端とクロック入力端、及び出力端と反転出力端
を備える、２のＤ型フリップフロップ回路から成り、前
記同期信号を２のＤ型フリップ・フロップ回路のクロッ
ク入力端に共通接続し、一方のＤ型フリップ・フロップ
回路のデータ入力端には、他方のＤ型フリップ・フロッ
プ回路の出力端を、前記他方のＤ型フリップ・フロップ
回路のデータ入力端には、前記一方のＤ型フリップ・フ
ロップ回路の反転出力端を、それぞれ接続するととも
に、前記２のＤ型フリップ・フロップ回路の出力端及び
反転出力端を、対応する４の容量ポンピング回路の入力
端にそれぞれ接続するように構成することを特徴とする
請求項１に記載の半導体集積回路。 - 【請求項４】 前記分周回路及び位相シフト回路は、デ
ータ入力端とクロック入力端、及び出力端と反転出力端
を備える、２のＤ型フリップフロップ回路から成り、前
記同期信号を２のＤ型フリップ・フロップ回路のクロッ
ク入力端に共通接続し、一方のＤ型フリップ・フロップ
回路のデータ入力端には、他方のＤ型フリップ・フロッ
プ回路の出力端を、前記他方のＤ型フリップ・フロップ
回路のデータ入力端には、前記一方のＤ型フリップ・フ
ロップ回路の反転出力端を、それぞれ接続するととも
に、前記一方のＤ型フリップ・フロップ回路の出力端及
び反転出力端を、対応する２の前記容量ポンピング回路
の入力端にそれぞれ接続するとともに、前記他方のＤ型
フリップ・フロップ回路の出力端と対応する前記容量ポ
ンピング回路の入力端との間に第１のトランスファゲー
トを、反転出力端と対応する前記容量ポンピング回路の
入力端との間に第２のトランスファゲートを、それぞれ
接続し、更に前記基板電位を基板電位検知回路の入力に
印加し、前記基板電位検知回路のクロック出力端の一方
を、第３のトランスァゲートを介して前記第１のトラン
スファゲートの出力端に共通接続し、前記クロック出力
端の他方は第１のインバータと第４のトランスァゲート
を介して前記第２のトランスファゲートの出力端に共通
接続し、且つ前記基板電位検知回路の出力端を、前記第
３，第４のトランスァゲートのゲート、及び第２のイン
バータを介して前記第１，第２のトランスァゲートのゲ
ートと、それぞれ共通接続するように構成することを特
徴とする請求項１に記載の半導体集積回路。 - 【請求項５】 前記基板電位検知回路は、第１のＰチャ
ネル型絶縁ゲート電界効果トランジスタのゲートに基板
電位を印加し、ソースを電源線に、ドレインを、第１，
第２の抵抗を介して接地線に接続するとともに、第３の
インバータを介して第４のインバータと、ソースを接地
線に直列接続した第３のＮチャネル型絶縁ゲート電界効
果トランジスタのゲートとに接続し、且つ前記第３のＮ
チャネル型絶縁ゲート電界効果トランジスタのドレイン
は、前記第１，第２の抵抗の接続点と接続するととも
に、第４のインバータの出力を基板電位検知信号として
出力し、且つ前記基板電位検知信号を少なくとも２つの
入力端を有する論理ゲートの一方の入力端に印加し、そ
の出力を、第５，第６のインバータを介して他方の入力
に印加するするとともに、クロックとして出力するよう
に構成することを特徴とする請求項４に記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015707A JP2858497B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015707A JP2858497B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252731A true JPH05252731A (ja) | 1993-09-28 |
| JP2858497B2 JP2858497B2 (ja) | 1999-02-17 |
Family
ID=11896242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015707A Expired - Lifetime JP2858497B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858497B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202959A (ja) * | 1997-11-04 | 1999-07-30 | Robert Bosch Gmbh | チャージポンプ |
| JP2000350439A (ja) * | 1999-06-04 | 2000-12-15 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| JP2006211854A (ja) * | 2005-01-31 | 2006-08-10 | Toshiba Mitsubishi-Electric Industrial System Corp | 直流電源装置 |
| JP2013523081A (ja) * | 2010-03-23 | 2013-06-13 | クアルコム，インコーポレイテッド | クロック信号を電荷ポンプに提供するための方法および装置 |
| WO2025211525A1 (ko) * | 2024-04-02 | 2025-10-09 | 주식회사 메타씨앤아이 | 위상쉬프트를 이용한 고속카운터 장치 및 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112910286A (zh) * | 2021-03-23 | 2021-06-04 | 陕西省电子技术研究所 | 线性式三相正弦逆变电源 |
-
1992
- 1992-01-31 JP JP4015707A patent/JP2858497B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202959A (ja) * | 1997-11-04 | 1999-07-30 | Robert Bosch Gmbh | チャージポンプ |
| JP2000350439A (ja) * | 1999-06-04 | 2000-12-15 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
| JP2006211854A (ja) * | 2005-01-31 | 2006-08-10 | Toshiba Mitsubishi-Electric Industrial System Corp | 直流電源装置 |
| JP2013523081A (ja) * | 2010-03-23 | 2013-06-13 | クアルコム，インコーポレイテッド | クロック信号を電荷ポンプに提供するための方法および装置 |
| WO2025211525A1 (ko) * | 2024-04-02 | 2025-10-09 | 주식회사 메타씨앤아이 | 위상쉬프트를 이용한 고속카운터 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858497B2 (ja) | 1999-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818289A (en) | Clocking scheme and charge transfer switch for increasing the efficiency of a charge pump or other circuit | |
| EP1134879B1 (en) | Semiconductor booster circuit | |
| KR100366636B1 (ko) | 전하 펌프 전압 변환기 | |
| US5289518A (en) | Low power shift register circuit | |
| US5625544A (en) | Charge pump | |
| JPH0828965B2 (ja) | 電圧変換回路 | |
| US6650172B1 (en) | Boost circuit with sequentially delayed activation of pump circuit stages | |
| US6850090B2 (en) | Level shifter | |
| US4542301A (en) | Clock pulse generating circuit | |
| JPH05252731A (ja) | 半導体集積回路 | |
| JPH09321591A (ja) | 相補型クロックシステム | |
| JP2000067578A (ja) | 基板バイアス電圧発生回路 | |
| CN102063874B (zh) | 栅极驱动电路 | |
| KR19990077291A (ko) | 전압 증배기 | |
| US4488061A (en) | Drive circuit | |
| US6900684B2 (en) | Pulse processing circuit and frequency multiplier circuit | |
| JPH06296130A (ja) | データ出力回路 | |
| CN114640324B (zh) | 一种低功耗周期脉冲产生电路 | |
| US6967502B2 (en) | Dynamic circuit | |
| JPH05101685A (ja) | 高電圧電荷ポンプ | |
| EP0183582B1 (en) | Clock buffer circuit with non-saturated pull-up transistor to avoid hot electron effects | |
| KR100316982B1 (ko) | 2개의 ｎ-채널 ｍｏｓ 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치 | |
| JPH02272742A (ja) | 電荷転送装置 | |
| JP2005005757A (ja) | 同期回路およびそれを用いた半導体チップ | |
| JP2003189594A (ja) | チャージポンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981104 |