JPH01286196A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01286196A JPH01286196A JP63117707A JP11770788A JPH01286196A JP H01286196 A JPH01286196 A JP H01286196A JP 63117707 A JP63117707 A JP 63117707A JP 11770788 A JP11770788 A JP 11770788A JP H01286196 A JPH01286196 A JP H01286196A
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- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はダイナミック型半導体記憶装置に関し、特に
ソフトエラー率が低減された半導体記憶装置に関する。
ソフトエラー率が低減された半導体記憶装置に関する。
［従来の技術］
第９図は、従来のダナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭという）の主要部の構成を示す図
である。
モリ（以下、ＤＲＡＭという）の主要部の構成を示す図
である。
第９図において、複数のワード線ＷＬに交差するように
複数のビット線対ＢＬ、ＢＬが配置されている。ビット
線ＢＬまたはＢＬとワード線ＷＬとの交点にはメモリセ
ルＭＣが接続されている。
複数のビット線対ＢＬ、ＢＬが配置されている。ビット
線ＢＬまたはＢＬとワード線ＷＬとの交点にはメモリセ
ルＭＣが接続されている。
各メモリセルＭＣは、ＮチャネルＭＯＳトランジスタか
らなるトランスファゲートＴＧとｒＨＪレベルまたはｒ
ＬＪレベルの情報が蓄積される容量Ｃｓとを含む。また
、ビット線対ＢＬ、ＢＬに交差するようにダミーワード
線ＤＷＬＯ，ＤＷＬＩが配置されている。ダミーワード
線ＤＷＬＯとビット線ＢＬとの交点にはダミーセルＤＣ
Ｏが設けられ、ダミーワード線ＤＷＬＩとビット線ＢＬ
との交点にはダミーセルＤＣＩが設けられている。
らなるトランスファゲートＴＧとｒＨＪレベルまたはｒ
ＬＪレベルの情報が蓄積される容量Ｃｓとを含む。また
、ビット線対ＢＬ、ＢＬに交差するようにダミーワード
線ＤＷＬＯ，ＤＷＬＩが配置されている。ダミーワード
線ＤＷＬＯとビット線ＢＬとの交点にはダミーセルＤＣ
Ｏが設けられ、ダミーワード線ＤＷＬＩとビット線ＢＬ
との交点にはダミーセルＤＣＩが設けられている。
ダミーセルＤＣＯおよびＤＣＩには、電源電位Ｖｅｃと
接地電位との中間電位Ｖｃｃ／２が保持されている。
接地電位との中間電位Ｖｃｃ／２が保持されている。
また、ビット線対ＢＬ、ＢＬ間にはセンスアンプＳＡが
接続されている。複数のワード線ＷＬおよびダミーワー
ド線ＤＷＬＯ，ＤＷＬＩはロウデコーダ１０１に接続さ
れている。ビット線対ＢＬ。
接続されている。複数のワード線ＷＬおよびダミーワー
ド線ＤＷＬＯ，ＤＷＬＩはロウデコーダ１０１に接続さ
れている。ビット線対ＢＬ。
ＢＬはＮチャネルＭＯＳトランジスタからなるトランス
ファゲートＱｌ、Ｑ２を介してデータ人出力線対Ｉ１０
．Ｉ１０に接続されている。トランスファゲートＱｌ、
Ｑ２のゲートはコラムデコーダ１０２に接続されている
。
ファゲートＱｌ、Ｑ２を介してデータ人出力線対Ｉ１０
．Ｉ１０に接続されている。トランスファゲートＱｌ、
Ｑ２のゲートはコラムデコーダ１０２に接続されている
。
データの読出時には、ロウデコーダ１０１により１つの
ワード線ＷＬが選択されその電位がｒＨＪレベルに立上
げられる。これにより、そのワード線ＷＬに接続された
メモリセルＭＣ内のデータがビット線ＢＬまたはＢＬ上
に読出される。たとえば、ビット線ＢＬ上にデータが読
出されるときには、ダミーワード線ＤＷＬＩの電位がｒ
ＨＪレベルに立上げられてダミーセルＤＣＩ内の電位が
ビット線ＢＬ上に読出される。これにより、ビット線Ｂ
Ｌの電位は基準電位Ｖｒｅｆとなる。一方、ビット線Ｂ
Ｌの電位はその基準電位Ｖｒｅｆよりもわずかに高くま
たは低くなる。その後、ビット線対ＢＬ、ＢＬ間の電位
差がセンスアンプＳＡにより増幅される。コラムデコー
ダ１０２によりいずれか１組のトランスファゲートＱ１
．Ｑ２がオンされ、それに接続されるビット線対ＢＬ、
ＢＬ上のデータがデータ入出力線対Ｉ１０．Ｉ１０上に
読出される。
ワード線ＷＬが選択されその電位がｒＨＪレベルに立上
げられる。これにより、そのワード線ＷＬに接続された
メモリセルＭＣ内のデータがビット線ＢＬまたはＢＬ上
に読出される。たとえば、ビット線ＢＬ上にデータが読
出されるときには、ダミーワード線ＤＷＬＩの電位がｒ
ＨＪレベルに立上げられてダミーセルＤＣＩ内の電位が
ビット線ＢＬ上に読出される。これにより、ビット線Ｂ
Ｌの電位は基準電位Ｖｒｅｆとなる。一方、ビット線Ｂ
Ｌの電位はその基準電位Ｖｒｅｆよりもわずかに高くま
たは低くなる。その後、ビット線対ＢＬ、ＢＬ間の電位
差がセンスアンプＳＡにより増幅される。コラムデコー
ダ１０２によりいずれか１組のトランスファゲートＱ１
．Ｑ２がオンされ、それに接続されるビット線対ＢＬ、
ＢＬ上のデータがデータ入出力線対Ｉ１０．Ｉ１０上に
読出される。
ここで・データの読出時に各ビ・ソト線対ＢＬ。
ＢＬ上に現われる電位について考察する〇第１０図に示
されるように、各ビット線ＢＬ。
されるように、各ビット線ＢＬ。
ＢＬと接地電位（固定電位）との間には基板を介して容
量Ｃ３が存在し、隣接するビット線ＢＬおよびＢＬの間
にはビット線間容’Ｗｋ Ｃ２が存在するものとする。
量Ｃ３が存在し、隣接するビット線ＢＬおよびＢＬの間
にはビット線間容’Ｗｋ Ｃ２が存在するものとする。
また、メモリセルＭＣのセル容量をＣ５とする。
メモリセルＭＣに蓄えられる電荷は、「Ｈ」レベルのデ
ータが記憶されているときにはＣ，Ｖ。
ータが記憶されているときにはＣ，Ｖ。
ｃ＜ｖｃｃ書込）となり、ｒＬＪレベルのデータが記憶
されるときには０（Ｏｖ書込）となる。また、ダミーセ
ルＤＣＯおよびＤＣＩにはＣ６ｖｃｃ／２ （Ｖｃ ｃ
／２書込）なる電荷が蓄えられている。ビット線対Ｂ
Ｌ、ＢＬは、読出動作の前にＶｃｃ／２にプリチャージ
されるものとすると、ビット線ＢＬ、ＢＬ上の電荷はｃ
、ｖｃＣ／２となる。
されるときには０（Ｏｖ書込）となる。また、ダミーセ
ルＤＣＯおよびＤＣＩにはＣ６ｖｃｃ／２ （Ｖｃ ｃ
／２書込）なる電荷が蓄えられている。ビット線対Ｂ
Ｌ、ＢＬは、読出動作の前にＶｃｃ／２にプリチャージ
されるものとすると、ビット線ＢＬ、ＢＬ上の電荷はｃ
、ｖｃＣ／２となる。
第１０図において、たとえばビット線ＢＬＩにメモリセ
ルＭＣからデータが読出され、ビット線ＢＬＩにダミー
セルＤＣからの電位が読出された場合、ビット線ＢＬＩ
の電位Ｖ８ＬＩおよびビット線ＢＬＩの電位Ｖ丁子ゴは
次式より求められる。
ルＭＣからデータが読出され、ビット線ＢＬＩにダミー
セルＤＣからの電位が読出された場合、ビット線ＢＬＩ
の電位Ｖ８ＬＩおよびビット線ＢＬＩの電位Ｖ丁子ゴは
次式より求められる。
＝ＣＨＶＢＬ ！ ＋Ｃ２（”ａＬＩ−Ｖ［ＩＬＯ）＋
Ｃ２（ＶａＬ＋−Ｖａｔ＋）＋Ｃ５Ｖａｔ＋・・・（１
） （＋はＶＣＣ書込時、−はＯｖ書込時）＝Ｃ＋ Ｖａｔ
ｒ 十Ｃ２（Ｖ［ｌＬ ＋ −Ｖａｔ ２）＋Ｃ２（
Ｖａｔ＋ Ｖａｔ＋）＋Ｃ５Ｖａｔ＋・・・（２） ここで、Ｖ［ｌτ下はビット線ＢＬＯの電位、Ｖ１１１
Ｌ２はビット！ＢＬ２の電位である。以下、ビットＢＬ
Ｏ１ＢＬ１およびＢＬ２にｒＨＪレベルのデータが読出
される場合を考える。この場合、ｖａｔｏ ””［ＩＬ
ｌ ２Ｖ［ＩＬ ２ｉ ”［ｌＬＯ２ｖＴ「ゴ＝Ｖ［
ＩＬ２の関係が満足される。この関係を式（１）、（２
）に代入すると、ビット線ＢＬＩおよびＢＬＩ間の電位
差ΔＶａ Ｌ Ｉ （−Ｖａ Ｌ １［発明が解決し
ようとする課題］ メモリ素子の高集積化が進みビット線ピッチが減少して
くると、ビット線間容量Ｃ２が増大し、（３）式の分母
が大きくなる。このため、隣接するビット線間の容量結
合雑音によって、読出時のビット線対ＢＬ、ＢＬ間の電
位差が小さくなり、読出余裕が低下することなる。その
結果、センスアンプが誤動作し、ソフトエラー率が増大
する等の問題が生じる。
Ｃ２（ＶａＬ＋−Ｖａｔ＋）＋Ｃ５Ｖａｔ＋・・・（１
） （＋はＶＣＣ書込時、−はＯｖ書込時）＝Ｃ＋ Ｖａｔ
ｒ 十Ｃ２（Ｖ［ｌＬ ＋ −Ｖａｔ ２）＋Ｃ２（
Ｖａｔ＋ Ｖａｔ＋）＋Ｃ５Ｖａｔ＋・・・（２） ここで、Ｖ［ｌτ下はビット線ＢＬＯの電位、Ｖ１１１
Ｌ２はビット！ＢＬ２の電位である。以下、ビットＢＬ
Ｏ１ＢＬ１およびＢＬ２にｒＨＪレベルのデータが読出
される場合を考える。この場合、ｖａｔｏ ””［ＩＬ
ｌ ２Ｖ［ＩＬ ２ｉ ”［ｌＬＯ２ｖＴ「ゴ＝Ｖ［
ＩＬ２の関係が満足される。この関係を式（１）、（２
）に代入すると、ビット線ＢＬＩおよびＢＬＩ間の電位
差ΔＶａ Ｌ Ｉ （−Ｖａ Ｌ １［発明が解決し
ようとする課題］ メモリ素子の高集積化が進みビット線ピッチが減少して
くると、ビット線間容量Ｃ２が増大し、（３）式の分母
が大きくなる。このため、隣接するビット線間の容量結
合雑音によって、読出時のビット線対ＢＬ、ＢＬ間の電
位差が小さくなり、読出余裕が低下することなる。その
結果、センスアンプが誤動作し、ソフトエラー率が増大
する等の問題が生じる。
なお、ビット線間の容量結合雑音を低減させるためのツ
ウイステッドφビット線技術が、“ＡＴｗｉｓｔｅｄ
Ｂｉｔ Ｌｉｎｅ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｍｕｌｔｉ−Ｍｂ ＤＲＡＭＳ”、１９８８
１ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉ
ｄ−Ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ、 ＤＥＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡ
Ｌ ＰＡＰＥＲＳ、ｐ９．２３８−２３９において提
案されている。
ウイステッドφビット線技術が、“ＡＴｗｉｓｔｅｄ
Ｂｉｔ Ｌｉｎｅ Ｔｅｃｈｎｉｑｕｅ ｆｏ
ｒ Ｍｕｌｔｉ−Ｍｂ ＤＲＡＭＳ”、１９８８
１ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉ
ｄ−Ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ、 ＤＥＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡ
Ｌ ＰＡＰＥＲＳ、ｐ９．２３８−２３９において提
案されている。
この発明は上記のような問題点を解消するためになされ
たもので、隣接するビット線間の容量結合雑音による読
出電位差の低下が低減されたダイナミック型半導体記憶
装置を得ることを目的とする。
たもので、隣接するビット線間の容量結合雑音による読
出電位差の低下が低減されたダイナミック型半導体記憶
装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係るダイナミック型半導体記憶装置は、複数
のワード線、複数のビット線、複数のメモリセル、複数
の基準電位供給手段、複数のセンスアンプ、およびスイ
ッチ手段を備えたものである。複数のビット線は複数の
ワード線に交差するように配置されている。複数のメモ
リセルの各々は複数のワード線と複数のビット線との交
点のいずれかに設けられている。複数の基準電位供給手
段の各々は複数のビット線の各々に基準電位を与えるた
めのものである。複数のセンスアンプの各々は複数のビ
ット線のうち、メモリセルの情報が読出される１つのビ
ット線と基準電位が与えられる１つのビット線とに結合
され、その２つのビット線の間の電位差を増幅するもの
である。
のワード線、複数のビット線、複数のメモリセル、複数
の基準電位供給手段、複数のセンスアンプ、およびスイ
ッチ手段を備えたものである。複数のビット線は複数の
ワード線に交差するように配置されている。複数のメモ
リセルの各々は複数のワード線と複数のビット線との交
点のいずれかに設けられている。複数の基準電位供給手
段の各々は複数のビット線の各々に基準電位を与えるた
めのものである。複数のセンスアンプの各々は複数のビ
ット線のうち、メモリセルの情報が読出される１つのビ
ット線と基準電位が与えられる１つのビット線とに結合
され、その２つのビット線の間の電位差を増幅するもの
である。
スイッチ手段は、２つのビット線のうち一方のビット線
の一方側には、メモリセルの情報が読出される他のビッ
ト線が隣接し、一方のビット線の他方側には、基準電位
が与えられる他のビット線が隣接し、かつ、２つのビッ
ト線のうち他方のビット線の一方側には、前記能のビッ
ト線の情報と同じ情報が読出される他のビット線が隣接
し、他方のビット線の他方側には、基準電位が与えられ
る他のビット線が隣接するように、複数のセンスアンプ
の各々を対応の２つのビット線に結合させるものである
。
の一方側には、メモリセルの情報が読出される他のビッ
ト線が隣接し、一方のビット線の他方側には、基準電位
が与えられる他のビット線が隣接し、かつ、２つのビッ
ト線のうち他方のビット線の一方側には、前記能のビッ
ト線の情報と同じ情報が読出される他のビット線が隣接
し、他方のビット線の他方側には、基準電位が与えられ
る他のビット線が隣接するように、複数のセンスアンプ
の各々を対応の２つのビット線に結合させるものである
。
［作用］
この発明に係る半導体記憶装置においては、各センスア
ンプに結合される２つのビット線のうち一方のビット線
の両側にはメモリセルの情報が読出される他のビット線
および基準電位が与えられる他のビット線が隣接し、２
つのビット線のうち他方のビット線の両側にも同じ情報
が読出される他のビット線および基準電位が与えられる
他のビット線が隣接することになる。したがって、２つ
のビット線のうち一方のビット線が隣接するビット線か
ら線間結合容量を介して受ける雑音と、２つのビット線
のうち他方のビット線が隣接するビット線から線間結合
容量を介して受ける雑音とが等しくなり、それによって
読出電位差の低下が低減される。
ンプに結合される２つのビット線のうち一方のビット線
の両側にはメモリセルの情報が読出される他のビット線
および基準電位が与えられる他のビット線が隣接し、２
つのビット線のうち他方のビット線の両側にも同じ情報
が読出される他のビット線および基準電位が与えられる
他のビット線が隣接することになる。したがって、２つ
のビット線のうち一方のビット線が隣接するビット線か
ら線間結合容量を介して受ける雑音と、２つのビット線
のうち他方のビット線が隣接するビット線から線間結合
容量を介して受ける雑音とが等しくなり、それによって
読出電位差の低下が低減される。
［実施例］
以下、この発明の一実施例を図面を用いて説明する。
第１図は、この発明の一実施例によるＤＲＡＭの全体構
成を示すブロック図である。
成を示すブロック図である。
第１図において、メモリセルアレイ１は、後述するよう
に、複数のワード線、それらに交差するように配置され
た複数のビット線、およびそれらの交点に設けられた複
数のメモリセルを含む。メモリセルアレイ１の複数のビ
ット線はビット線対選択スイッチ群２ａまたは２ｂを介
してセンスアンプＳＡに接続されている。各センスアン
プＳＡは、ＮチャネルＭＯ８）ランジスタＱｌ、Ｑ２を
介してデータ入出力線対Ｉ１０．Ｉ１０に接続されてい
る。
に、複数のワード線、それらに交差するように配置され
た複数のビット線、およびそれらの交点に設けられた複
数のメモリセルを含む。メモリセルアレイ１の複数のビ
ット線はビット線対選択スイッチ群２ａまたは２ｂを介
してセンスアンプＳＡに接続されている。各センスアン
プＳＡは、ＮチャネルＭＯ８）ランジスタＱｌ、Ｑ２を
介してデータ入出力線対Ｉ１０．Ｉ１０に接続されてい
る。
一方、ロウアドレスバッファ３は、ロウアドレスストロ
ーブ信号ＲＡＳに応答して、外部から与えられるアドレ
ス信号をロウアドレス信号ＲＡ。
ーブ信号ＲＡＳに応答して、外部から与えられるアドレ
ス信号をロウアドレス信号ＲＡ。
〜ＲＡｎとしてロウデコーダ４に与えるとともに、１つ
のロウアドレス信号ＲＡ、を選択信号発生回路５ａ、５
ｂに与える。ロウデコーダ４は、ロウアドレス信号ＲＡ
、−ＲＡｎに応答してメモリセルアレイ１に含まれるワ
ード線の１つを選択しその電位をｒＨＪレベルに立上げ
る。選択信号発生回路５ａ、５ｂは、ロウアドレス信号
ＲＡ、に応答して選択信号φｅまたはφ０をビット線対
選択スイッチ群２ａ、２ｂに与える。
のロウアドレス信号ＲＡ、を選択信号発生回路５ａ、５
ｂに与える。ロウデコーダ４は、ロウアドレス信号ＲＡ
、−ＲＡｎに応答してメモリセルアレイ１に含まれるワ
ード線の１つを選択しその電位をｒＨＪレベルに立上げ
る。選択信号発生回路５ａ、５ｂは、ロウアドレス信号
ＲＡ、に応答して選択信号φｅまたはφ０をビット線対
選択スイッチ群２ａ、２ｂに与える。
また、コラムアドレスバッファ６は、コラムアドレスス
トローブ信号ＣＡＳに応答して、外部から与えられるア
ドレス信号をコラムアドレス信号ＣＡＯ−ＣＡｎとして
コラムデコーダ７ａ、 ７ｂに与える。コラムデコーダ
７ａ、７ｂは、コラムアドレス信号ＣＡ０〜ＣＡｎに応
答して、１組のＭＯＳ）ランジスタＱ１．Ｑ２を選択し
てそのゲートにｒＨＪレベルの選択信号を与える。さら
に、クロック発生回路８は、イコライズ信号φｅＱｓセ
ンスアンプ活性化信号φＳ等のクロック信号を発生しメ
モリセルアレイ１に与える。
トローブ信号ＣＡＳに応答して、外部から与えられるア
ドレス信号をコラムアドレス信号ＣＡＯ−ＣＡｎとして
コラムデコーダ７ａ、 ７ｂに与える。コラムデコーダ
７ａ、７ｂは、コラムアドレス信号ＣＡ０〜ＣＡｎに応
答して、１組のＭＯＳ）ランジスタＱ１．Ｑ２を選択し
てそのゲートにｒＨＪレベルの選択信号を与える。さら
に、クロック発生回路８は、イコライズ信号φｅＱｓセ
ンスアンプ活性化信号φＳ等のクロック信号を発生しメ
モリセルアレイ１に与える。
データの読出時には、メモリセルアレイ１から読出され
たデータがデータ入出力線対１１０，１１０およびＩ１
０バッファ９を介して出力データＤｏｕｔとして外部へ
出力される。また、データの書込時には、入力データＤ
ｉｎがＩ１０バッファ９およびデータ入出力線対Ｉ１０
．Ｉ１０を介してメモリセルアレイ１に入力される。な
お、これらの各部分１〜９は半導体チップＣＨ上に形成
されている。
たデータがデータ入出力線対１１０，１１０およびＩ１
０バッファ９を介して出力データＤｏｕｔとして外部へ
出力される。また、データの書込時には、入力データＤ
ｉｎがＩ１０バッファ９およびデータ入出力線対Ｉ１０
．Ｉ１０を介してメモリセルアレイ１に入力される。な
お、これらの各部分１〜９は半導体チップＣＨ上に形成
されている。
第２図は、第１図のＤＲＡＭに含まれるメモリセルアレ
イ１の構成を示す回路図である。
イ１の構成を示す回路図である。
メモリセルアレイ１には、複数のビット線ＢＬが配置さ
れ、それらに交差するように複数のワード線ＷＬおよび
ダミーワード線ＤＷＬ８．ＤＷＬ。が配置されている。
れ、それらに交差するように複数のワード線ＷＬおよび
ダミーワード線ＤＷＬ８．ＤＷＬ。が配置されている。
奇数番目のワード線ＷＬ２．．と（４ｋ ＋ ２）番目
および（４ｋ ＋ ３）番目のビット線ＢＬ＊ｉ＋２お
よびＢＬ４に＋３交点には、メモリセルＭＣが設けられ
ている。偶数番口のワード線ＷＬ２．と４に番目および
（４に＋１）番目のビット線ＢＬ４、およびＢＬ４に＋
１との交点には、メモリセルＭＣが設けられている。ま
た、ダミーワード線ＤＷＬｅと（４ｋ ＋ ２）番目お
よび（′４に＋３）番目のビット線ＢＬ４に＋２および
ＢＬ、に＋３との交点には、ダミーセルＤＣが設けられ
ている。ダミーワード線ＤＷＬｏと４に番目および（４
に＋１）番目のビット線ＢＬ、、およびＢＬ、、ヤ、と
の交点には、ダミーセルＤＣが設けられている。ここで
、ｋは０以上の整数、ｍは正の整数である。メモリセル
ＭＣの構成は、第９図に示したメモリセルＭＣの構成と
同様である。また、ダミーセルＤＣにはＶｃｅ／２の電
位が書込まれている。
および（４ｋ ＋ ３）番目のビット線ＢＬ＊ｉ＋２お
よびＢＬ４に＋３交点には、メモリセルＭＣが設けられ
ている。偶数番口のワード線ＷＬ２．と４に番目および
（４に＋１）番目のビット線ＢＬ４、およびＢＬ４に＋
１との交点には、メモリセルＭＣが設けられている。ま
た、ダミーワード線ＤＷＬｅと（４ｋ ＋ ２）番目お
よび（′４に＋３）番目のビット線ＢＬ４に＋２および
ＢＬ、に＋３との交点には、ダミーセルＤＣが設けられ
ている。ダミーワード線ＤＷＬｏと４に番目および（４
に＋１）番目のビット線ＢＬ、、およびＢＬ、、ヤ、と
の交点には、ダミーセルＤＣが設けられている。ここで
、ｋは０以上の整数、ｍは正の整数である。メモリセル
ＭＣの構成は、第９図に示したメモリセルＭＣの構成と
同様である。また、ダミーセルＤＣにはＶｃｅ／２の電
位が書込まれている。
一方、図面の右側に示される２に番目のセンスアンプＳ
Ａ２．の一方の端子ａは、ＮチャネルＭＯＳ）ランジス
タＴｅを介して４に番目のビット線ＢＬ、ｋに接続され
、かつ、ＮチャネルＭＯＳトランジスタＴｅを介して（
４ｋ ＋ ２）番目のビット線ＢＬ４．ヤ、に接続され
ている。センスアンプＳＡ２．の他方の端子ａは、Ｎチ
ャネルＭＯＳトランジスタＴｅを介して（４ｋ ＋ ２
）番目のビット線ＢＬ４．ヤ２に接続され、かつ、Ｎチ
ャネルＭＯＳ）ランジスタＴＯを介して（４に＋４）番
目のビット線ＢＬ４に＋４に接続されている。また、図
面の左側に示される（２に＋１）番目のセンスアンプＳ
Ａ２．ヤ、の一方の端子ａは、ＮチャネルＭＯＳトラン
ジスタＴｅを介して（４に＋１）番目のビット線ＢＬ４
に＋＋に接続され、かつ、ＮチャネルＭＯＳトランジス
タＴｅを介して（４に＋３）番目のビット線ＢＬ、、ヤ
、に接続されている。
Ａ２．の一方の端子ａは、ＮチャネルＭＯＳ）ランジス
タＴｅを介して４に番目のビット線ＢＬ、ｋに接続され
、かつ、ＮチャネルＭＯＳトランジスタＴｅを介して（
４ｋ ＋ ２）番目のビット線ＢＬ４．ヤ、に接続され
ている。センスアンプＳＡ２．の他方の端子ａは、Ｎチ
ャネルＭＯＳトランジスタＴｅを介して（４ｋ ＋ ２
）番目のビット線ＢＬ４．ヤ２に接続され、かつ、Ｎチ
ャネルＭＯＳ）ランジスタＴＯを介して（４に＋４）番
目のビット線ＢＬ４に＋４に接続されている。また、図
面の左側に示される（２に＋１）番目のセンスアンプＳ
Ａ２．ヤ、の一方の端子ａは、ＮチャネルＭＯＳトラン
ジスタＴｅを介して（４に＋１）番目のビット線ＢＬ４
に＋＋に接続され、かつ、ＮチャネルＭＯＳトランジス
タＴｅを介して（４に＋３）番目のビット線ＢＬ、、ヤ
、に接続されている。
（２に＋１）番目のセンスアンプ５Ａｚｋ士、の他方の
端子ｉは、ＮチャネルＭＯＳトランジスタＴｅを介して
（４に＋３）番目のビット線ＢＬ＊に＋、に接続され、
かつ、ＮチャネルＭＯＳ）ランジスタＴｅを介して（４
ｋ ＋ ５）番目のビット線ＢＬ４髄中１に接続されて
いる。
端子ｉは、ＮチャネルＭＯＳトランジスタＴｅを介して
（４に＋３）番目のビット線ＢＬ＊に＋、に接続され、
かつ、ＮチャネルＭＯＳ）ランジスタＴｅを介して（４
ｋ ＋ ５）番目のビット線ＢＬ４髄中１に接続されて
いる。
ＭＯＳ）ランジスタＴｅおよびＴＯが第１図に示すビッ
ト線対選択スイッチ群２ａ、２ｂを構成する。ＭＯＳト
ランジスタＴｅのゲートには、選択信号発生回路５ａ、
５ｂ （第１図参照）から選択信号φｅが与えられ、Ｍ
ＯＳトランジスタＴｅのゲートには、選択信号発生回路
５ａ、５ｂから選択信号φ０が与えられる。ロウアドレ
ス信号ＲＡ、がｒＨＪレベルのときには選択信号φｅが
ｒＨＪレベル、選択信号φＯがｒＬＪレベルとなる。逆
に、ロウアドレス信号ＲＡ、がｒＬＪレベルのときには
、選択信号φｅがｒＬＪレベル、選択信号φ０がｒＨＪ
レベルとなる。
ト線対選択スイッチ群２ａ、２ｂを構成する。ＭＯＳト
ランジスタＴｅのゲートには、選択信号発生回路５ａ、
５ｂ （第１図参照）から選択信号φｅが与えられ、Ｍ
ＯＳトランジスタＴｅのゲートには、選択信号発生回路
５ａ、５ｂから選択信号φ０が与えられる。ロウアドレ
ス信号ＲＡ、がｒＨＪレベルのときには選択信号φｅが
ｒＨＪレベル、選択信号φＯがｒＬＪレベルとなる。逆
に、ロウアドレス信号ＲＡ、がｒＬＪレベルのときには
、選択信号φｅがｒＬＪレベル、選択信号φ０がｒＨＪ
レベルとなる。
また、ビット線ＢＬ、、とビット線ＢＬ４に＋２との間
およびビット線ＢＬ、、ヤ、とビット線ＢＬ４に＋、と
の間に、それぞれイコライズ用のＮチャネルＭＯＳ）ラ
ンジスタＴｅｑが接続されている。
およびビット線ＢＬ、、ヤ、とビット線ＢＬ４に＋、と
の間に、それぞれイコライズ用のＮチャネルＭＯＳ）ラ
ンジスタＴｅｑが接続されている。
ＭＯＳ）’ランジスタＴｅｑのゲートには、クロック発
生回路８（第１図参照）からイコライズ信号φｅｑが与
えられる。なお、各センスアンプＳＡ２ Ｌ ＊ Ｓ
Ａ２ ｔ＋＋には、クロック発生回路８からセンスアン
プ活性化信号φＳが与えられる。
生回路８（第１図参照）からイコライズ信号φｅｑが与
えられる。なお、各センスアンプＳＡ２ Ｌ ＊ Ｓ
Ａ２ ｔ＋＋には、クロック発生回路８からセンスアン
プ活性化信号φＳが与えられる。
また、センスアンプＳＡ２．およびＳ Ａ ２ ｋ＋１
の端子８２丁は、ＮチャネルＭＯＳ）ランジスタＱｌ、
Ｑ２を介してデータ入出力線対１１０． １１０（第１
図参照）に接続されている。ＭＯＳ）ランジスタＱ１．
Ｑ２のゲートには、コラムデコーダ７ａまたは７ｂから
コラム選択信号が与えられる。
の端子８２丁は、ＮチャネルＭＯＳ）ランジスタＱｌ、
Ｑ２を介してデータ入出力線対１１０． １１０（第１
図参照）に接続されている。ＭＯＳ）ランジスタＱ１．
Ｑ２のゲートには、コラムデコーダ７ａまたは７ｂから
コラム選択信号が与えられる。
次に、第１図および第２図に示すＤＲＡＭの読出動作を
第３Ａ図および第３Ｂ図のタイミングチャートを用いて
説明する。
第３Ａ図および第３Ｂ図のタイミングチャートを用いて
説明する。
第３Ａ図はロウデコーダ４により偶数番目のワード線Ｗ
Ｌ２□ （ｍは正の整数）が選択されたときの読出動作
を示し、第３Ｂ図はロウデコーダ４により奇数番目のワ
ード線ＷＬ２．ｎ−，が選択されたときの読出動作を示
す。
Ｌ２□ （ｍは正の整数）が選択されたときの読出動作
を示し、第３Ｂ図はロウデコーダ４により奇数番目のワ
ード線ＷＬ２．ｎ−，が選択されたときの読出動作を示
す。
まず、偶数番目のワード線ＷＬ２□が選択されたときの
動作について説明する。第３Ａ図において、イコラズ信
号φｅｑは予めｒＨＪレベルとなっており、ＭＯＳトラ
ンジスタＴｅｑがオンしている。これにより、ビット線
ＢＬ４．およびＢＬ４にヤ、の電位およびＢＬ４に＋１
およびＢＬ４□、の電位が等電位にプリチャージされて
いる。ロウアドレスストローブ信号ＲＡＳの立下がりに
応答してロウアドレスバッファ３にロウアドレス信号Ｒ
Ａ、−’−ＲＡｎがラッチされ、コラムアドレス信号Ｃ
ＡＳの立下がりに応答してコラムアドレスバッファ６に
コラムアドレス信号ＣＡ ｏ ’＝ ＣＡ ｎがラッチ
される。その後、イコライズ信号φｅｑがｒＬＪレベル
に立下がり、ＭＯＳトランジスタＴｅｑがオフする。さ
らに、選択信号φｅがｒＨＪレベルに立上がる。このと
き、選択信号φ０はｒＬＪ レベルのまま変化しない。
動作について説明する。第３Ａ図において、イコラズ信
号φｅｑは予めｒＨＪレベルとなっており、ＭＯＳトラ
ンジスタＴｅｑがオンしている。これにより、ビット線
ＢＬ４．およびＢＬ４にヤ、の電位およびＢＬ４に＋１
およびＢＬ４□、の電位が等電位にプリチャージされて
いる。ロウアドレスストローブ信号ＲＡＳの立下がりに
応答してロウアドレスバッファ３にロウアドレス信号Ｒ
Ａ、−’−ＲＡｎがラッチされ、コラムアドレス信号Ｃ
ＡＳの立下がりに応答してコラムアドレスバッファ６に
コラムアドレス信号ＣＡ ｏ ’＝ ＣＡ ｎがラッチ
される。その後、イコライズ信号φｅｑがｒＬＪレベル
に立下がり、ＭＯＳトランジスタＴｅｑがオフする。さ
らに、選択信号φｅがｒＨＪレベルに立上がる。このと
き、選択信号φ０はｒＬＪ レベルのまま変化しない。
これにより、第２図において、トランジスタＴｅがオン
し、ＭＯＳトランジスタＴｅはオフの状態を維持する。
し、ＭＯＳトランジスタＴｅはオフの状態を維持する。
この場合の等価回路が第４Ａ図に示される。
第４Ａ図に示すように、２に番目のセンスアンプＳＡ２
にはビット線ＢＬ４ ｋ、ＢＬ４，１２間に接続され、
（２に＋ｌ）番目のセンスアンプ５Ａ２０．はビット線
Ｂ ＬＡ ｋ＋３ ＋ Ｂ ＬＡ ｉｔｓ間に接続され
る。すなわち、ビット線ＢＬ４にとビット線ＢＬ４にや
、とが対になり、ビット線ＢＬ４に＋３とビット線ＢＬ
４に＋Ｓとが対になる。その後、ワード線ＷＬ２１１＋
およびダミーワード線ＤＷＬ８の電位がｒＨＪレベルに
立上がる。その結果、ワード線ＷＬ２Ｉ、ｌに接続され
るメモリセルＭＣ内のデータがビット線上に読出され、
ダミーワード線ＤＷＬｅに接続されるダミーセルＤＣ内
の電位がビット線上に読出される。すなわち、ビット線
ＢＬ４、およびＢＬ４に＋２の対においては、ビット線
ＢＬ４にはデータに応じた電位となり、ビット線ＢＬ４
に＋２は基準電位Ｖｒｅｆとなる。また、ビット線ＢＬ
、、。およびＢＬ４．ヤ、の対においては、ビット線Ｂ
Ｌ４゜、は基準電位Ｖｒｅｆとなり、ビット線ＢＬａｉ
−ｒｓはデータに応じた電位となる。
にはビット線ＢＬ４ ｋ、ＢＬ４，１２間に接続され、
（２に＋ｌ）番目のセンスアンプ５Ａ２０．はビット線
Ｂ ＬＡ ｋ＋３ ＋ Ｂ ＬＡ ｉｔｓ間に接続され
る。すなわち、ビット線ＢＬ４にとビット線ＢＬ４にや
、とが対になり、ビット線ＢＬ４に＋３とビット線ＢＬ
４に＋Ｓとが対になる。その後、ワード線ＷＬ２１１＋
およびダミーワード線ＤＷＬ８の電位がｒＨＪレベルに
立上がる。その結果、ワード線ＷＬ２Ｉ、ｌに接続され
るメモリセルＭＣ内のデータがビット線上に読出され、
ダミーワード線ＤＷＬｅに接続されるダミーセルＤＣ内
の電位がビット線上に読出される。すなわち、ビット線
ＢＬ４、およびＢＬ４に＋２の対においては、ビット線
ＢＬ４にはデータに応じた電位となり、ビット線ＢＬ４
に＋２は基準電位Ｖｒｅｆとなる。また、ビット線ＢＬ
、、。およびＢＬ４．ヤ、の対においては、ビット線Ｂ
Ｌ４゜、は基準電位Ｖｒｅｆとなり、ビット線ＢＬａｉ
−ｒｓはデータに応じた電位となる。
その後、センスアンプ活性化信号φＳがｒＨＪレベルに
立上がり、センスアンプ５Ａ２ｈ、ＳＡ２に＋＋（ｋは
０以上の整数）が動作する。これにより、そのセンスア
ンプＳ Ａ２ ｋ ＊ Ｓ Ａ２ ｋ＋１に接続され
たビット線ＢＬ４ ｋ、ＢＬ４ ｋヤ２間の電位差およ
びビット線ＢＬ４にヤ１ ＋ Ｂ Ｌｍ ｋ＋８間の
電位差が検知・増幅される。
立上がり、センスアンプ５Ａ２ｈ、ＳＡ２に＋＋（ｋは
０以上の整数）が動作する。これにより、そのセンスア
ンプＳ Ａ２ ｋ ＊ Ｓ Ａ２ ｋ＋１に接続され
たビット線ＢＬ４ ｋ、ＢＬ４ ｋヤ２間の電位差およ
びビット線ＢＬ４にヤ１ ＋ Ｂ Ｌｍ ｋ＋８間の
電位差が検知・増幅される。
次に、コラムデコーダ７ａおよび７ｂにより１組のＭＯ
Ｓ）ランジスタＱｌ、Ｑ２が選択され、そのゲートにｒ
ＨＪレベルのコラム選択信号が与えられる。これにより
、そのＭＯＳトランジスタＱ１．Ｑ２がオンし、センス
アンプＳＡにより増幅されたデータがデータ人出力線対
Ｉ１０．Ｉ１０およびＩ１０バッファ９を介して出力デ
ータＤｏｕｔとして出力される。
Ｓ）ランジスタＱｌ、Ｑ２が選択され、そのゲートにｒ
ＨＪレベルのコラム選択信号が与えられる。これにより
、そのＭＯＳトランジスタＱ１．Ｑ２がオンし、センス
アンプＳＡにより増幅されたデータがデータ人出力線対
Ｉ１０．Ｉ１０およびＩ１０バッファ９を介して出力デ
ータＤｏｕｔとして出力される。
次に、奇数番目のワード線ＷＬ２１１１＋、が選択され
たときの動作について説明する。第３Ｂ図において、イ
コライズ信号φｅｑの立下がり後、選択信号φ０がｒＨ
Ｊレベルに立下がる。このとき、選択信号φｅはｒＬＪ
レベルのまま変化しない。
たときの動作について説明する。第３Ｂ図において、イ
コライズ信号φｅｑの立下がり後、選択信号φ０がｒＨ
Ｊレベルに立下がる。このとき、選択信号φｅはｒＬＪ
レベルのまま変化しない。
これにより、ＭＯＳトランジスタＴｅがオンし、ＭＯＳ
トランジスタＴｅはオフの状態を維持する。
トランジスタＴｅはオフの状態を維持する。
この場合の等価回路が第４Ｂ図に示される。
第４Ｂ図に示すように、２に番目のセンスアンプＳＡ２
にはビット線Ｂ Ｌｍ ｕ−２＋ Ｂ Ｌｍ ｖ＋ｍ間
に接続され、（２に＋１）番目のセンスアンプＳＡ２に
□はビット線ＢＬ４＆やＩ ｒ Ｂ Ｌｍ ｋす１間
に接続される。すなわち、ビット線ＢＬ４．ヤ２とビッ
ト線ＢＬ４に＋４とが対になり、ビット線ＢＬ４゛軌中
１とビット線ＢＬ４に＋３とが対になる。その後、ワー
ド線ＷＬ２ｍ−２およびダミーワード線ＤＷＬ０の電位
がｒＨＪレベルに立上がる。その結果、ワード線ＷＬ２
□−１に接続されるメモリセルＭＣ内のデータがビット
線上に読出され、ダミーワード線ＤＷＬｏに接続される
ダミーセルＤＣ内の電位がビット線上に読出される。す
なわち、ビット線ＢＬ、、ヤ２およびＢＬｓｋ＋＊の対
においては、ビット線ＢＬ、にヤ２はデータに応じた電
位となり、ビット線ＢＬ４．ヤ、は基準電位Ｖｒｅ ｆ
となる。
にはビット線Ｂ Ｌｍ ｕ−２＋ Ｂ Ｌｍ ｖ＋ｍ間
に接続され、（２に＋１）番目のセンスアンプＳＡ２に
□はビット線ＢＬ４＆やＩ ｒ Ｂ Ｌｍ ｋす１間
に接続される。すなわち、ビット線ＢＬ４．ヤ２とビッ
ト線ＢＬ４に＋４とが対になり、ビット線ＢＬ４゛軌中
１とビット線ＢＬ４に＋３とが対になる。その後、ワー
ド線ＷＬ２ｍ−２およびダミーワード線ＤＷＬ０の電位
がｒＨＪレベルに立上がる。その結果、ワード線ＷＬ２
□−１に接続されるメモリセルＭＣ内のデータがビット
線上に読出され、ダミーワード線ＤＷＬｏに接続される
ダミーセルＤＣ内の電位がビット線上に読出される。す
なわち、ビット線ＢＬ、、ヤ２およびＢＬｓｋ＋＊の対
においては、ビット線ＢＬ、にヤ２はデータに応じた電
位となり、ビット線ＢＬ４．ヤ、は基準電位Ｖｒｅ ｆ
となる。
また、ビット線ＢＬ４に＋１およびＢＬ４．ヤ、の対に
おいては、ビット線ＢＬ４に＋Ｉは基準電位Ｖ「ｅｆと
なり、ビット線ＢＬ６．□はデータに応じた電位となる
。
おいては、ビット線ＢＬ４に＋Ｉは基準電位Ｖ「ｅｆと
なり、ビット線ＢＬ６．□はデータに応じた電位となる
。
その後、センスアンプ活性化信号φＳがｒＨＪレベルに
立上がり、センスアンプ５Ａ２ｔ、ＳＡ２、ヤ、が動作
する。これにより、そのセンスアンプＳ Ａ ２ ｋ
＋ Ｓ Ａ２ ｋ＋１に接続されたビット線ＢＬ４
ｋｉ２ ＋ Ｂ Ｌｍ ｋ＋４間の電位差およびビッ
ト線ＢＬ、、ヤＩ＋ＢＵ４＆□間の電位差が検知・増幅
される。その他の動作は、第４Ａ図により説明した動作
と同様である。
立上がり、センスアンプ５Ａ２ｔ、ＳＡ２、ヤ、が動作
する。これにより、そのセンスアンプＳ Ａ ２ ｋ
＋ Ｓ Ａ２ ｋ＋１に接続されたビット線ＢＬ４
ｋｉ２ ＋ Ｂ Ｌｍ ｋ＋４間の電位差およびビッ
ト線ＢＬ、、ヤＩ＋ＢＵ４＆□間の電位差が検知・増幅
される。その他の動作は、第４Ａ図により説明した動作
と同様である。
次に、データの続出時において対となるビット線間の電
位差を計算する。ここでは、第４Ｂ図におけるビット線
ＢＬ４．ヤ＋ ＋ ＢＬ４ ｋヤ１間の電位差を求め
る。この場合の等価回路を第５図に示す。
位差を計算する。ここでは、第４Ｂ図におけるビット線
ＢＬ４．ヤ＋ ＋ ＢＬ４ ｋヤ１間の電位差を求め
る。この場合の等価回路を第５図に示す。
第５図において、Ｃ，は各ビット線と接地電位との間に
基板を介して存在する容量である。Ｃ２はビット線間容
量である。Ｃ８はメモリセルＭＣまたはダミーセルＤＣ
のセル容量である。ビット線ＢＬ４ ｈ 〜ＢＬ４ ＞
＋＊ ”電位をツレぞれｖ４に〜Ｖ４ 、ヤ、とし、ビ
ット線ＢＬのプリチャージレベルをＶｅＱとする。
基板を介して存在する容量である。Ｃ２はビット線間容
量である。Ｃ８はメモリセルＭＣまたはダミーセルＤＣ
のセル容量である。ビット線ＢＬ４ ｈ 〜ＢＬ４ ＞
＋＊ ”電位をツレぞれｖ４に〜Ｖ４ 、ヤ、とし、ビ
ット線ＢＬのプリチャージレベルをＶｅＱとする。
ビット線ＢＬ４ｉ＋＋については次式が成立する。
Ｃ＋ ＶＢ ｑ 十Ｃｓ （上土工＞ｖｃｃ−Ｃ＋
Ｖａ ｈ＋＋ ＋Ｃ２（Ｖａ ｙ＋＋ −Ｖａ
＊ ）＋Ｃ２（Ｖａ ｋや＋ Ｖａ ｋ＋ｚ
） 十Ｃｓ Ｖａ ｉ中＋・・・ （４） ここで、＋はメモリセルＭＣにｒＨＪレベルの情報が書
込まれている場合（ｖｃｃ書込）、−はメモリセルＭＣ
にｒＬＪレベルの情報が書込まれている場合（ＯＶ書込
）を示す。
Ｖａ ｈ＋＋ ＋Ｃ２（Ｖａ ｙ＋＋ −Ｖａ
＊ ）＋Ｃ２（Ｖａ ｋや＋ Ｖａ ｋ＋ｚ
） 十Ｃｓ Ｖａ ｉ中＋・・・ （４） ここで、＋はメモリセルＭＣにｒＨＪレベルの情報が書
込まれている場合（ｖｃｃ書込）、−はメモリセルＭＣ
にｒＬＪレベルの情報が書込まれている場合（ＯＶ書込
）を示す。
また、ビット線ＢＬ４に＋３については次式が成立する
。
。
ＣＩＶｅＱ＋６血
＝Ｃ＋ Ｖａ ｋ＋ａ ＋Ｃ２（Ｖａ ＊＋ｓ Ｖａ
ｋ＋２）十Ｃ２（Ｖａ ｈ４−３ Ｖａ ｈす
＊ ） ＋Ｃ５Ｖａ ＊＋ｓ・・・（５） （４）式の左辺は、読出前に容量Ｃ４およびメモリセル
ＭＣのセル容ｊｉ Ｃｓに蓄えられる電荷を示す。（４
）式の右辺は、読出後に、容量Ｃ８、ビット線間容Ｈｋ
Ｃ２およびメモリセルＭＣのセル容ＥＩＣｓに蓄えら
れる電荷を示す。また、（５）式の左辺は、読出前に容
量ｃｔおよびダミーセルＤＣのセル容量Ｃ８に蓄えられ
る電荷を示す。
ｋ＋２）十Ｃ２（Ｖａ ｈ４−３ Ｖａ ｈす
＊ ） ＋Ｃ５Ｖａ ＊＋ｓ・・・（５） （４）式の左辺は、読出前に容量Ｃ４およびメモリセル
ＭＣのセル容ｊｉ Ｃｓに蓄えられる電荷を示す。（４
）式の右辺は、読出後に、容量Ｃ８、ビット線間容Ｈｋ
Ｃ２およびメモリセルＭＣのセル容ＥＩＣｓに蓄えら
れる電荷を示す。また、（５）式の左辺は、読出前に容
量ｃｔおよびダミーセルＤＣのセル容量Ｃ８に蓄えられ
る電荷を示す。
（５）式の右辺は、読出後に、容量Ｃ＋ 、ビット線間
容量Ｃ２およびダミーセルＤＣのセル容量Ｃ５に蓄えら
れる電荷を示す。
容量Ｃ２およびダミーセルＤＣのセル容量Ｃ５に蓄えら
れる電荷を示す。
この場合、ビット線ＢＬ４．およびＢＬ４に＋４にはダ
ミーセルＤＣの電位が読出されるので、それらの電位は
共に基準電位Ｖｒｅｆとなる。したがって、ｖ、 ｋ
””＋４ ｋ＋４ とナル。（４） 式オ、及び（５）
式からビット線ＢＬ、にヤ、およびビット線ＢＬ４に＋
３間の電位差ΔＶは次式のように求められる。
ミーセルＤＣの電位が読出されるので、それらの電位は
共に基準電位Ｖｒｅｆとなる。したがって、ｖ、 ｋ
””＋４ ｋ＋４ とナル。（４） 式オ、及び（５）
式からビット線ＢＬ、にヤ、およびビット線ＢＬ４に＋
３間の電位差ΔＶは次式のように求められる。
（６）式を従来のＤＲＡＭにおける（３）式と比較する
と、分母の０２の係数が小さくなっている。したがって
、この実施例のＤＲＡＭにおける読出電位差ΔＶは従来
のＤＲＡＭにおける読出電位差よりも大きくなる。また
、対となるビット線間の読出電位差ΔＶは、隣接するビ
ット線に読出される電位のパターンには依存しないこと
になる。
と、分母の０２の係数が小さくなっている。したがって
、この実施例のＤＲＡＭにおける読出電位差ΔＶは従来
のＤＲＡＭにおける読出電位差よりも大きくなる。また
、対となるビット線間の読出電位差ΔＶは、隣接するビ
ット線に読出される電位のパターンには依存しないこと
になる。
第６Ａ図は、従来のＤＲＡＭにおけるデータ読出時のビ
ット線の電位を模式的に表わした図であり、第６Ｂ図は
、この実施例のＤＲＡＭにおけるデータ読出時のビット
線の電位を模式的に表わした図である。
ット線の電位を模式的に表わした図であり、第６Ｂ図は
、この実施例のＤＲＡＭにおけるデータ読出時のビット
線の電位を模式的に表わした図である。
第６Ａ図および第６Ｂ図において、ビット線ＢＬａおよ
びＢＬａが対になり、ビット線ＢＬｂおよびＢＬｂが対
になっている。第６Ａ図において、ビット線ＢＬａの両
側に隣接するビット線には、基準電位Ｖｒｅｆが読出さ
れる。また、ビット線ＢＬａの両側に隣接するビット線
には、データに応じた電位が読出される。このため、ビ
ット線ＢＬａが隣接するビット線から受ける影響と、ビ
ット線ＢＬａが隣接するビット線から受ける影響とは異
なる。また、ビット線ＢＬａが隣接するビット線から受
ける影響は、隣接するビット線に読出されるデータのレ
ベルによって異なることになる。
びＢＬａが対になり、ビット線ＢＬｂおよびＢＬｂが対
になっている。第６Ａ図において、ビット線ＢＬａの両
側に隣接するビット線には、基準電位Ｖｒｅｆが読出さ
れる。また、ビット線ＢＬａの両側に隣接するビット線
には、データに応じた電位が読出される。このため、ビ
ット線ＢＬａが隣接するビット線から受ける影響と、ビ
ット線ＢＬａが隣接するビット線から受ける影響とは異
なる。また、ビット線ＢＬａが隣接するビット線から受
ける影響は、隣接するビット線に読出されるデータのレ
ベルによって異なることになる。
これに対して、第６Ｂ図においては、ビット線ＢＬａお
よびＢＬａの外側に隣接するビット線には、共に基準電
位Ｖｒｅｆが読出され、ビット線ＢＬａおよびＢＬａの
間のビット線には、データに応じた電位が読出される。
よびＢＬａの外側に隣接するビット線には、共に基準電
位Ｖｒｅｆが読出され、ビット線ＢＬａおよびＢＬａの
間のビット線には、データに応じた電位が読出される。
このため、ビット線ＢＬａが隣接するビット線から受け
る影響と、ビット線ＢＬａが隣接するビット線から受け
る影響とは全く等しくなる。すなわち、ビット線ＢＬａ
が受ける容量結合雑音とビット線ＢＬａが受ける容量結
合雑音とが等しくなる。
る影響と、ビット線ＢＬａが隣接するビット線から受け
る影響とは全く等しくなる。すなわち、ビット線ＢＬａ
が受ける容量結合雑音とビット線ＢＬａが受ける容量結
合雑音とが等しくなる。
このように、この実施例のＤＲＡＭにおける読出電位差
は、従来のＤＲＡＭにおける読出電位差よりも大きくな
り、しかも隣接するビット線に読出されるデータのパタ
ーンには依存しないという利点を有する。
は、従来のＤＲＡＭにおける読出電位差よりも大きくな
り、しかも隣接するビット線に読出されるデータのパタ
ーンには依存しないという利点を有する。
なお、第５図においては、奇数番目のワード線ＷＬ２１
１１−１が選択された場合において左側のセンスアンプ
５Ａｚｔ＋＋に接続される１対のビット線の電位につい
て説明したが、右側のセンスアンプ５Ａ２ｋに接続され
る１対のビット線の電位についても全く同様である。ま
た、偶数番目のフード線ＷＬ２□が選択された場合にお
いて、対となるビット線が隣接するビット線から受ける
雑音についても同様である。
１１−１が選択された場合において左側のセンスアンプ
５Ａｚｔ＋＋に接続される１対のビット線の電位につい
て説明したが、右側のセンスアンプ５Ａ２ｋに接続され
る１対のビット線の電位についても全く同様である。ま
た、偶数番目のフード線ＷＬ２□が選択された場合にお
いて、対となるビット線が隣接するビット線から受ける
雑音についても同様である。
なお、第７図に示すように、最も外側に配置されるビッ
ト線ＢＬのさらに外側には、基準電位Ｖｒｅｆが与えら
れるダミービット線ＤＢＬが配置されている。
ト線ＢＬのさらに外側には、基準電位Ｖｒｅｆが与えら
れるダミービット線ＤＢＬが配置されている。
また上記実施例においては、選択信号φｅおよびφ０は
予め「Ｌ」レベルになっており、選択されたワード線に
従ってそれらのいずれか一方がｒＨＪレベルになるが、
第８図に示すように、逆に、選択信号φｅおよびφ０が
予めｒＨＪレベルとなっており、ワード線ＷＬ２□−７
が選択されたときに選択信号φｅがｒＬＪレベルとなり
、ワード線ＷＬ２１１１が選択されたときにφ０がｒＬ
Ｊレベルになってもよい。但しこの場合には、選択され
たワード線がｒＨＪレベルになる前に選択信号φｅまた
は選択信号φ０がｒＬＪレベルにならなければならない
。またこの場合には、ビット線の等電位へのプリチャー
ジは、ＭＯＳトランジスタＴｅおよびＴｏを通してでき
るので、イコライズ信号φｅｑおよびイコライズ用のＭ
ＯＳ）ランジスタＴｅｑを省略することができる。
予め「Ｌ」レベルになっており、選択されたワード線に
従ってそれらのいずれか一方がｒＨＪレベルになるが、
第８図に示すように、逆に、選択信号φｅおよびφ０が
予めｒＨＪレベルとなっており、ワード線ＷＬ２□−７
が選択されたときに選択信号φｅがｒＬＪレベルとなり
、ワード線ＷＬ２１１１が選択されたときにφ０がｒＬ
Ｊレベルになってもよい。但しこの場合には、選択され
たワード線がｒＨＪレベルになる前に選択信号φｅまた
は選択信号φ０がｒＬＪレベルにならなければならない
。またこの場合には、ビット線の等電位へのプリチャー
ジは、ＭＯＳトランジスタＴｅおよびＴｏを通してでき
るので、イコライズ信号φｅｑおよびイコライズ用のＭ
ＯＳ）ランジスタＴｅｑを省略することができる。
以上の説明においては、ダミーセルＤＣのセル容ｆｆ１
ｃｓ ＋、：ｖｃｃ ／２の電位が書込まれているもの
としたが、ダミーセルＤＣの構成がこれに限らないこと
は言うまでもない。
ｃｓ ＋、：ｖｃｃ ／２の電位が書込まれているもの
としたが、ダミーセルＤＣの構成がこれに限らないこと
は言うまでもない。
さらに、上記実施例においては、奇数番目のワード線Ｗ
Ｌ２□−０と偶数番目のワード線ＷＬ２．Ｌｌとが交互
に配置されているが、これらは必ずしも交互に配置され
なくてもよい。
Ｌ２□−０と偶数番目のワード線ＷＬ２．Ｌｌとが交互
に配置されているが、これらは必ずしも交互に配置され
なくてもよい。
［発明の効果］
以上のようにこの発明によれば、各センスアンプに結合
される２つのビット線のうち、一方のビット線が隣接す
る他のビット線から受ける影響と他方のビット線が隣接
する他のビット線から受ける影響とが等しくなるので、
データ読出時において対となるビット線間の電位差の低
下が低減され、読出マージンの増大、ソフトエラー率の
向上等が図られる。
される２つのビット線のうち、一方のビット線が隣接す
る他のビット線から受ける影響と他方のビット線が隣接
する他のビット線から受ける影響とが等しくなるので、
データ読出時において対となるビット線間の電位差の低
下が低減され、読出マージンの増大、ソフトエラー率の
向上等が図られる。
第１図はこの発明の一実施例によるダイナミック・ラン
ダム・アクセス・メモリの全体構成を示すブロック図で
ある。第２図は第１図に示されるダイナミック・ランダ
ム・アクセス・メモリに含まれるメモリセルアレイの構
成を示す回路図である。第３Ａ図は偶数番目のワード線
が選択された場合の読出動作を説明するためのタイミン
グチャートである。第３Ｂ図は奇数番目のワード線が選
択された場合の読出動作を説明するためのタイミングチ
ャートである。第４Ａ図は偶数番目のワード線が選択さ
れた場合のメモリセルアレイの等価回路を示す図である
。第４Ｂ図は奇数番目のワード線が選択された場合のメ
モリセルアレイの等価回路を示す図である。第５図はデ
ータ続出時における対となるビット線の電位を説明する
ための図である。第６Ａ図は従来のダイナミック・ラン
ダム・アクセスＱメモリにおいてデータ読出時のビット
線の電位を説明するための模式図である。第６Ｂ図はこ
の発明の一実施例によるダイナミック参うンダム争アク
セス・メモリにおいてデータの読出時のビット線の電位
を説明するための模式図である。第７図はこの発明の一
実施例によるダイナミックｅランダム・アクセス・メモ
リにおけるビット線の最も外側の部分の構成を説明する
ための図である。第８図はこの発明の他の実施例による
ダイナミック争うンダム争アクセス・メモリの読出動作
を説明するためのタイミングチャートである。第９図は
従来のダイナミックψランダム・アクセス・メモリの主
要部の構成を示す図である。 第１０図は従来のダイナミック・ランダム−アクセス・
メモリにおける各ビット線に存在する容量を示す図であ
る。 図において、１はメモリセルアレイ、２ａ、２ｂはビッ
ト線対選択スイッチ群、４はロウデコーダ、５ａ、５ｂ
は選択信号発生回路、７ａ、 ７ｂはコラムデコーダ
、Ｗ Ｌ ２１１１−１ 、 Ｗ Ｌ ２ Ｉｌ＋はワ
ード線、ＤＷＬｅ 、ＤＷＬｏはダミーワード線、ＢＬ
ｌｋ ・ Ｂ ＬＡ ｋ＋＋ ＋ ” ＬＡ
ｋ４２ ・ ＢＬａ ｋ＋ａ ・Ｂ ＬＡ ｋ
＋４ ｒ Ｂ ＬＡ ｋ＋１はビット線、ＭＣはメモリ
セル、ＤＣはダミーセル、Ｔｅ、ＴｏはＮチャネルＭＯ
Ｓトランジスタ、ＳＡ２ ｋ ＊ Ｓ Ａ ２ ＞□
はセンスアンプ、φｅ、φ０は選択信号である。 なお、各図中、同一符号は同一または相当部分を示す。
ダム・アクセス・メモリの全体構成を示すブロック図で
ある。第２図は第１図に示されるダイナミック・ランダ
ム・アクセス・メモリに含まれるメモリセルアレイの構
成を示す回路図である。第３Ａ図は偶数番目のワード線
が選択された場合の読出動作を説明するためのタイミン
グチャートである。第３Ｂ図は奇数番目のワード線が選
択された場合の読出動作を説明するためのタイミングチ
ャートである。第４Ａ図は偶数番目のワード線が選択さ
れた場合のメモリセルアレイの等価回路を示す図である
。第４Ｂ図は奇数番目のワード線が選択された場合のメ
モリセルアレイの等価回路を示す図である。第５図はデ
ータ続出時における対となるビット線の電位を説明する
ための図である。第６Ａ図は従来のダイナミック・ラン
ダム・アクセスＱメモリにおいてデータ読出時のビット
線の電位を説明するための模式図である。第６Ｂ図はこ
の発明の一実施例によるダイナミック参うンダム争アク
セス・メモリにおいてデータの読出時のビット線の電位
を説明するための模式図である。第７図はこの発明の一
実施例によるダイナミックｅランダム・アクセス・メモ
リにおけるビット線の最も外側の部分の構成を説明する
ための図である。第８図はこの発明の他の実施例による
ダイナミック争うンダム争アクセス・メモリの読出動作
を説明するためのタイミングチャートである。第９図は
従来のダイナミックψランダム・アクセス・メモリの主
要部の構成を示す図である。 第１０図は従来のダイナミック・ランダム−アクセス・
メモリにおける各ビット線に存在する容量を示す図であ
る。 図において、１はメモリセルアレイ、２ａ、２ｂはビッ
ト線対選択スイッチ群、４はロウデコーダ、５ａ、５ｂ
は選択信号発生回路、７ａ、 ７ｂはコラムデコーダ
、Ｗ Ｌ ２１１１−１ 、 Ｗ Ｌ ２ Ｉｌ＋はワ
ード線、ＤＷＬｅ 、ＤＷＬｏはダミーワード線、ＢＬ
ｌｋ ・ Ｂ ＬＡ ｋ＋＋ ＋ ” ＬＡ
ｋ４２ ・ ＢＬａ ｋ＋ａ ・Ｂ ＬＡ ｋ
＋４ ｒ Ｂ ＬＡ ｋ＋１はビット線、ＭＣはメモリ
セル、ＤＣはダミーセル、Ｔｅ、ＴｏはＮチャネルＭＯ
Ｓトランジスタ、ＳＡ２ ｋ ＊ Ｓ Ａ ２ ＞□
はセンスアンプ、φｅ、φ０は選択信号である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 複数のワード線、 前記複数のワード線に交差するように配置された複数の
ビット線、 各々が前記複数のワード線と前記複数のビット線との交
点のいずれかに設けられる複数のメモリセル、 各々が前記複数のビット線の各々に基準電位を与えるた
めの複数の基準電位供給手段、 各々が前記複数のビット線のうち、前記メモリセルの情
報が読出される１つのビット線および前記基準電位が与
えられる１つのビット線に結合され、その２つのビット
線間の電位差を増幅する複数のセンスアンプ、 ２つのビット線のうち一方のビット線の一方側には、前
記メモリセルの情報が読出される他のビット線が隣接し
、前記一方のビット線の他方側には、前記基準電位が与
えられる他のビット線が隣接し、かつ、前記２つのビッ
ト線のうち他方のビット線の一方側には、前記他のビッ
ト線の情報と同じ情報が読出される他のビット線が隣接
し、前記他方のビット線の他方側には、前記基準電位が
与えられる他のビット線が隣接するように、前記複数の
センスアンプの各々を、対応の２つのビット線に結合さ
せるスイッチ手段を備えた、ダイナミック型半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117707A JP2691280B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体記憶装置 |
| US07/337,219 US5014241A (en) | 1988-05-12 | 1989-04-12 | Dynamic semiconductor memory device having reduced soft error rate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117707A JP2691280B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286196A true JPH01286196A (ja) | 1989-11-17 |
| JP2691280B2 JP2691280B2 (ja) | 1997-12-17 |
Family
ID=14718317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117707A Expired - Lifetime JP2691280B2 (ja) | 1988-05-12 | 1988-05-12 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5014241A (ja) |
| JP (1) | JP2691280B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009533787A (ja) * | 2006-03-30 | 2009-09-17 | エヌエックスピー ビー ヴィ | メモリマトリクスを備えた電子回路、及びビットラインノイズを補償する読出し方法 |
| KR100979833B1 (ko) * | 2002-09-05 | 2010-09-02 | 엘피다 메모리, 아이엔씨. | 반도체 기억 장치 및 그 시험 방법 |
| CN108022614A (zh) * | 2016-10-28 | 2018-05-11 | 拉碧斯半导体株式会社 | 半导体存储器 |
| CN114155896A (zh) * | 2020-09-04 | 2022-03-08 | 长鑫存储技术有限公司 | 半导体装置 |
| US12376291B2 (en) | 2020-09-04 | 2025-07-29 | Changxin Memory Technologies, Inc. | Semiconductor device including shared sense amplification circuit group |
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| JP2982920B2 (ja) * | 1990-07-10 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3361825B2 (ja) * | 1990-08-22 | 2003-01-07 | テキサス インスツルメンツ インコーポレイテツド | メモリ・アレイ・アーキテクチャ |
| US5457648A (en) * | 1992-10-08 | 1995-10-10 | Intel Corporation | Random access memory with digital signals running over the small signal region of the array |
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| JPS63104296A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-05-12 JP JP63117707A patent/JP2691280B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-12 US US07/337,219 patent/US5014241A/en not_active Expired - Fee Related
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5014241A (en) | 1991-05-07 |
| JP2691280B2 (ja) | 1997-12-17 |
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