JPH01288016A - アナログ−デジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はディザ−を加えたアナログ入力信号をデルタ
−シグマ変調してデジタル変換された出力信号を得るア
ナログ−デジタル変換回路に関する。

（従来の技術） アナログ−デジタル変換（以下Ａ−Ｄ変換）の方式は種
々提供されているが、近年、集積回路化の容易さよりデ
ルタ−シグマ（Δ−Ｙと略す〉変調器を用いたＡ−Ｄ変
換回路が検討されている。

第３図及び第４図に、Δ−Σ変調器を用いたアナログ−
デジタル変換回路の基本構成を示す。先ず、第３図は積
分器が２個の二重積分形と称されるΔ−Σ変調器を用い
ている。この変調器は、変調出力を帰還した帰還信号と
アナログ入ノコ信号との差分を算出する加算器３１．加
算器３１からの信号を積分する第１の積分器３２．　ｖ
３分器３２からの出力と前記帰還信号との差分を算出す
る加俸器３３．加算器３３からの出力を積分する第２の
積分器３４．この積分器３４の出力をクロックＦＳにて
サンプリングし聞子化出力である前記変調出力を得る比
較器３５（砥子他罪ともいう）とから構成する。そして
、変調器３５の出力を間引きフィルター３６に通すこと
で、デジタル化された出力信号を１！？ている。

第４図の場合は一重積分形と称される。即ち。

入力信号と帰還信号との差分を算出する加算器４１゜加
算器４１の出力を積分する積分器４２．積分器４２の出
力をクロックＦＳで量子化する比較器４３にて一重積分
形の変調器を構成している。４４は間引きフィルターで
ある。

このようなΔ−Σ変調器を用いたアナログ−デジタル変
換回路においては、入力信号にディザ−信号を加えて、
量子化雑音による小信号時のＳ／Ｎを改善する技法が不
可欠である。上記ディザ−を付加する技法が、例えば文
献Ｙ、Ｈａｔｓｕｙａ　ｅｔａｌ“＾１６−ｂｉｔ　Ｏ
ｖｅｒｓａｍｐｌｉｎｇ　Ａ−ｔｏ−Ｄ　Ｃｏｎｖｅｒ
ｓｉｏｎＴｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｔｒｉｐ
ｌｅ−Ｉｎｔｅｇｒａｔｉｏｎ　ＮｎｏｉｓｅＳｈａｐ
ｉｎｏ、”　　ＩＥＥＥ　　Ｊｏｕｒｎａｌ　　ｏｆ　
　５ｏｌｉｄ−ｓｔａｔｅＣｉｒＣＵｉｔＳ、　　ＶＯ
ｌ、５Ｃ−２２，Ｎｏ　６．　　Ｉ）１１．９２１−９
２９゜Ｄｅｃｅｍｂｅｒ　１９８７．に記載されている
。

第５図は上記文献に基づくアナログ−デジタル変換回路
の従来例を示す。第５図において、入力端子５１にはア
ナログ入力信号を導入し、この入力信号をそれぞれ加算
器５２．５３に同一位相で供給する。加算器５２．５３
には、ディザ−発生器５４で発生させたディザ−信号を
加える。ディザ−信号は互いに逆位相で加算器５２．５
３に入力している。加算器５２．５３からの出力は、そ
れぞれΔ−Σ変調器５５゜５６を介して加算器５７に同
一位相で入力する。加算器５７の出力は、重なり阻止フ
ィルター５８で、アナログ信号における振幅を１／２倍
にされたのと等価の処理を受けてデシメーション回路５
９に入る。

デシメーション回路５９は、端子６０より供給されるサ
ンプリングクロックｆｓによって入力をサンプリングし
、△／Ｄ変換出力としてのデジタル信号を出力端子６１
に導出する。なお、重なり阻止フィルター５８とデシメ
ーション回路５９は、第３図及び第４図の回路における
間引きフィルターに相当している。

このような構成によれば、ディザ−信号は、加算器５２
には加算信号として入力信号に加わり、加算器５３には
減専信号として入力信号に加わる。これにより、Δ−Σ
変調後の出力を加算づる加算器５７の出力では、ディザ
−成分がキャンセルされた出力を得ることができる。

しかし、第３図の構成は、互いに逆相で変調出力に現れ
るディザ−成分がキャンセルできることを利用して出力
を得ているために、Δ−Σ変調器を２個使用しなければ
ならず、回路規模が増大してしまう。

（発明が解決しようとする課題） 入力信号に互いに逆相のデイデー信号を重畳し、それぞ
れのΔ−Σ変調後の各出力を加え合わせてＡ／Ｄ変換出
力中にディザ−成分を生じないようにした従来のアナロ
グ−デジタル変換回路は、ディザ−成分をキャンセルす
るために、Δ−Σ変調器が２個必要であり、集積化した
場合に回路規模が増大するという欠点があった。

この発明は上記問題点を除去し、Δ−Σ変調器１個でデ
ィザ−成分を除去し回路規模を小さくすることができる
アナログ−デジタル変換回路の提供を目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、アナログ入力信号をΔ−Σ変調する変調器
と、この変調器の出力を所定周波数のサンプリングクロ
ックによってサンプリングし出力としてのデジタル信号
を得るデシメーション回路と、前記サンプリングクロッ
クの整数倍の周波数を有する信号をディザ−信号として
前記デルタ−シグマ変調器への入力に加えるディザ−加
算手段とを設けたものである。

（作用） デシメーション回路の伝達特性は、サンプリングクロッ
クの周波数の整数倍ごとに、特性がゼロになる点を持つ
。この発明は、ディザ−信号の周波数を上記伝達特性が
ゼロになる周波数に合わせであるので、入力信号に加え
られたディザ−成分は、サンプリングの段階で除去され
出力中に現れることがない。

（実施例） 以下、この発明を図示の実施例について説明する。

第１図はこの発明に係るアナログ−デジタル変換回路の
一実施例を示す構成図である。

第１図において、入力端子１１はアナログ信号を加算器
１２に加えている。加算器１２は、ディザ−信号発生器
１７からのディザ−信号を前記入力端子１１からの入力
信号に加算している。加算器１２の出力は、Δ−り変調
器１３を介してデシメーション回路１４に入る。デシメ
ーション回路１４は、端子１６からのサンプリングクロ
ックｆｓによって、Δ−Σ変調出力を間引き処理して出
力端子１５にＡ／Ｄ変換されたデジルタ信号を導出する
。

この発明は、デシメーション回路１４のサンプリングク
ロックｆｓをディザ−信号の原信号としており、端子１
６からのサンプリングクロックｆｓは、ディザ−回路１
７を介して前記加算器１２に入力するようにしである。

ディザ−回路１１は、サンプリングクロックｆｓを所定
整数倍に逓倍し、かつ例えば正弦波状に整形して出力す
る回路である。

このような構成によれば、入力信号に加えられるディザ
−信号は、サンプリングクロックｆｓの整数倍の信号で
あるため、デシメーション回路１４におけるサンプリン
グ動作によって確実に除去することができる。

即ち、Δ−Σ変調器１３は、積分器が１つだけの一重積
分形（第５図）或は複数縦続に接続したｎ重積分形（ｎ
次形）のいずれを採用しても良いが、ｎ次形を用いた場
合の伝達特性は、 Ｙ＝Ｘ＋　（１−Ｚ”）’　／Ｑ となる。但し、Ｙは出力、Ｘは入力、Ｑはｄ子化雑音で
ある。従って、上式の右辺第２項は、ｎ（正整数）を大
きくすることで、理想的な変調（Ｙ−Ｘ）により分子化
雑音を十分に小さくすることができ。

Δ−Σ変講が理想的に行われた場合、変調出力は入力情
報を漏らさず含むことになり、デシメーション回路１４
にはディザ−として加えられたサンプリングクロックｆ
ｓの整数倍周波数の信号（ディザ−成分）も、そのまま
入力成分として加わる。

ここでは、ディザ−発生器１７がサンプリングクロック
ｆｓをそのまま加算器１２に加えるとすると、ディザ−
成分は、Δ−Ｅ変調器１３の出力中に、第２図ａのよう
に現れる。第２図ａにおいて、横軸は周波数を、縦軸は
変調出力し゛ベルを示す。このように、Δ−Σ変調出力
は、入力端子１１における入力信号と、ディザ−成分と
から成っている。

一方、第２図すはデシメーション回路１４における伝達
特性を示している。デシメーション回路１４は、周波数
ｆｓでサンプリングするので、同図に示すように、ｍｆ
ｓ　　（ｍ＝１．２．３＝）以上の整数）のところに伝
達特性がゼロとなる点が生じる。第２図ａに示したディ
ザ−成分は、本実施例の場合、ｍ＝１であるので、第２
図すにおけるｆＳの点に対応し、この点の伝達特性がゼ
ロとなることで、デシメーション回路１４の出力中には
、上記ディザ−成分は現れてこないことがわかる。こう
して、第２図Ｃに示すように、ディザ−成分が除去され
た出力信号を得ることができる。

上記によれば、Δ−Σ変ｗ４＠は１ｔＩｌｉｌであり、
従来の構成に比し、大幅な回路規模の縮小を図ることが
できる。

なお、上記の実施例では、ディザ−信号の周波数をｆｓ
としたが、第２図すの特性より、ｆｓの整数倍であれば
いずれでも良いことがわかる。また、ディザ−の波形は
、正弦波、方形波、三角波等いずれでも良い。これらの
波形には、基本波の整数倍の周波数が含まれているので
、基本波とすべての＾調波はｆｓの整数倍に位置するこ
とになり、除去されるからである。

［発明の効果１ 以上説明したようにこの発明によれば、△−Σ変調器を
一つ用いて構成しても、ディザ−を確実に除去するＡ−
［）変換を行うことができ、集積化した場合に回路規模
の縮小を図ることができる。

【図面の簡単な説明】

第１図はこの発明に係るアナログ−デジタル変換回路の
一実施例を示す構成図、第２図は第１図の実施例の動作
を示す特性図、第３図及び第４図はΔ−Σ変ｒＡ器を説
明する構成図、第５図はディザ−法を行う従来のアナロ
グ−デジタル変換回路の一例を示す構成図である。 １１・・・入力端子、 １２・・・（ディザ−加算用）加算器、１３・・・Δ−
Σ変調器、 １４・・・デシメーション回路、１５・・・出力端子、
１７・・・ディザ−発生器・ ０　　　　　　　　　　　　　　　　　　σ爵ν

Claims (1)

【特許請求の範囲】
1. アナログ信号をデルタ−シグマ変調する変調器と、この
   変調器からの変調出力を所定周波数のサンプリングクロ
   ックによつてサンプリングし変換出力としてのデジタル
   信号を得るデシメーシヨン回路と、前記サンプリングク
   ロックの整数倍の周波数を有する信号をディザー信号と
   して前記デルタ−シグマ変調器への入力に加えるディザ
   ー加算手段とを具備したことを特徴とするアナログ−デ
   ジタル変換回路。