JPH01288736A - 多分割測光装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の受光（測光）素子の出力を用いて測光
を行う多分割測光装置に関する。

［従来の技術］ 測光回路では、電源オン時に受光（測光）素子の容量に
電荷が溜まっている。また、大きなノイズを受けたとき
、受光素子の容量に電荷が溜まってしまうことがある。

この電荷は測光素子である光電変換素子の電流のみによ
って放電されるので、低輝度時で素子電流が小さい場合
は、適正レベルに回復するまで秒単位の時間を要する。

そこで、誤測光を防止するために、対数圧縮回路の出力
が極端に下がったことを検知（モニター）して、上記電
荷を強制的に放電させる回路を設けている。

ところが、多分割測光で４〜５以上に分割している場合
、全ての素子の対数圧縮出力をモニターするのは構成が
複雑になる。

［発明が解決しようとする課題］ 本発明は、上記問題に対処するもので、全ての光電変換
素子をモニターしなくとも電源応答を作働させることが
でき、簡単な構成にて正確な測距が可能となる多分割測
光装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、複数の光電変換素子と、各光電変換素子の出
力に対応する信号を出力する複数の測光回路を有し、上
記複数の測光回路の全てに対して、その光電変換素子容
量に溜まった電荷を放電させるための放電回路を設け、
上記光電変換素子のうち最大または最小面積の素子に接
続された測光回路の出力の少なくともどちらか一方が所
定の範囲外となったときに上記放電回路を動作させるよ
うに構成したものである。

［作用］ この構成によれば、最大面積の光電変換素子に接続され
た測光回路の出力モニターでもって低輝度限界の判別が
なされ、あるいは最小面積の光電変換素子に接続された
測光回路の出力モニターでらってノイズの影響を敏感に
感知することができ、いずれか一方の出力が所定の範囲
外となったときに放電回路が動作し、電源応答がかけら
れる。

［実施例］ 第１図はカメラなどに通常用いられる光学系の構成例を
示し、第２図は測光のための受光部の構成例を示す、こ
れらの図において、１は投影レンズ、２はクイックリタ
ーンミラー、３は焦点板、４はペンタグリプム、５は結
像レンズ、６は受光部、７は像面であり、被写体からの
光は図示矢印のごとく受光部６へ入射される。受光部６
には円環状に複数（ここでは４個）の光電変換素子とし
てのフォトダイオードなどでなる測光素子８１〜Ｓ４が
配されている。ここに、測光素子８１〜Ｓ４の面積はＳ
Ｌ＞３２＞３３＞３４とされている。

第３図は多分割測光回路の全体回路構成を示し、第４図
〜第７図はそれぞれ各部の詳細回路構成を示す。

まず、第３図において、８〜１１は上述の８１〜Ｓ４な
る測光素子、１２〜１５は各測光素子の出力を対数圧縮
する対数圧縮回路、１６は電源応答回路、１７．１８は
上記対数圧縮回路１２〜１５の各出力■１またはＶ２．
Ｖ３または■４のいずれかをそれぞれ選択する選択回路
、１９．２０は上記選択回路１７．１８の各出力Ｖ５．
Ｖ６と第１の基準電圧ＶＡのいずれかを選択する選択回
路、２１．２２は上記選択回路１９．２０の各出力Ｖ７
．Ｖ８と第２の基準電圧ＶＢなどを入力とした二重積分
回路（詳細は第４図により説明）で、Ａ／Ｄ変換器の主
体となるものである。なお、電源応答回路は１６の詳細
は第７図に示してあり、この回路は、測光回路に電源供
給を開始してから測光回路の出力が安定するまでの時間
を短縮するために、受光素子の寄生容量に蓄積される電
荷を放電する回路である。

２３はクロヅク信号を発生する発振回路、２４はタイミ
ング制御回路、２５は８ビツトカウンタ、２６〜２９お
よび３０〜３３は８ビツトのラッチ、（この詳細は第５
図）、３４〜３７はＡＮＤ回路、３８はパラレル信号を
シリアルに変換するシリアルシフトレジスタ（この詳細
は第６図）、３９はシリアル制御回路、５５はＡＮＤ回
路、５８はインバータである。そして、上記選択回路１
７，１８は、タイミング制御回路２４のＣ出力が「Ｌ」
のとき出力Ｖｌ、Ｖ３を選択し、ｒＨ，のとき出力Ｖ２
．Ｖ４をそれぞれ選択する。また、選択回路１９．２０
は、それぞれ、ｄ出力が「Ｌ」のとき出力ｖ５．ｖ６を
選択し、ｒＨ」のときＶＡを選択する。

二重積分回路２１．２２は、第４図（両者は同等である
ので一方のみを示している）に示すように、ＯＰアンプ
４０、コンパレータ４１、アナログスイッチ４２．４３
、定電流源ＩＡ、抵抗４５゜４６．４７、コンデンサ４
８、ＮＡＮＤ回路４９゜５０、インバータ５１、ワンシ
ョットパルス発生回路５２、ＮＯＲ回路５３からなる。

そして、充・放電の時定数を決める抵抗４７の抵抗値を
ＲＡ、コンデンサ４８の容量値をＣＡとしている。

上記アナログスイッチ４３、定電流源４４および抵抗４
５（この抵抗値をＲＢとする）はヒステリシス回路を構
成している。いま、ｄ入力が「Ｌ」ではインバータ５１
の出力ｇは「Ｌ」に固定され、ｄ入力がｒＨ，でコンパ
レ・−夕４１の出力でか「Ｌ」となったとき、出力ｇは
ｒＨ，となる、そこで、コンパレータ４１の出力でか「
Ｈ」→「Ｌ」、インバータ５１の出力ｇが「Ｌ」→ｒＨ
，となったところで、ＮＯＲ回路５３の出力が「Ｈ」と
なり、アナログスイッチ４３がＯＮする。これによって
ＯＰアンプ４０の出力から抵抗４５を通して定電流ＩＡ
が定電流源４４によって引かれる。

同時にアナログスイッチ４２がＯＮとなり、コンデンサ
４８は短絡される。この状態でＯＰアング４０の出力■
９は正入力の電圧ＶＢと等しくなる。

：ｙンｉ＜１ｙ−夕４１ノ＋入カバ（ＶＢ−Ｒ８ｘ　Ｉ
　Ａ）、−人力はＶＢとなり、したがって、その出力ｆ
は「Ｌ」に固定される。

次に、カウンタ２５、ラッチ２６および３０について第
５図により説明する。カウンタ２５のＣＰ、ＣＬには発
振口Ｆ！＆２３のａ出力、タイミング制御回路２４のｂ
出力が入力され、ＣＬが「Ｈ」で全出力“６−０〜η７
がｒｌ、Ｊとなり、ＣＬが「Ｌノの状態でＣＰに入力さ
れるパルスの立上りをカウントアツプする。８ビツトラ
ツチ２６は、ＬＯ〜Ｌ７の入力パルスの立上りでＤｏ〜
Ｄ７のデータをラッチして、それを反転してＱＯ〜Ｑ７
出力より、ライン１　（０）〜Ｊ　（７）へ出力する。

なお、ＤＯ〜Ｄ７のデータはカウンタ２５の出力ライン
ｋ（０）〜ｋ（７）により入力されるものである。

また、ＬＯ〜Ｌ７にはアンド回路３４の出力が入力され
ており、このＡＮＤ回路３４には二重積分回路２１の出
力りとタイミング制御回路２４のＣ出力のインバータ出
力が入力されている。

８ビツトラツチ３０は、タイミング制御回路２４のｅ出
力パルスの立上りでＤＯ〜Ｄ７のデータをラッチし、Ｑ
Ｏ〜Ｑ７に出力し、３ステートバツフアＢＯ〜Ｂ７ヘデ
ータを与える。このバッファＢＯ〜Ｂ７はシリアル制御
回路３９のｔｉ＋力のｒ　）（」で上記データをＰ（０
）〜Ｐ（７）より出力する。

なお、ラッチ２７．３１ら上記と同様の構成で並列的に
設けられ、さらに、ラッチ２８．３２およびラッチ２９
．３３も同様の関係で設けられている。

次に、パラレル変換シリアルシフトレジスタ３８につい
て第６図により説明する。同レジスタ３８のシフトレジ
スタ５６には、出力ラインＬを通して上記ラッチ３０〜
３３のＰ（０）〜ｐ＜７）。

ｑ（０）〜ｑ　（７）　、　ｒ　（０）〜ｒ＜７）、お
よび５（０）〜５（７）がＰＩＯ〜ＰＩ７に入力され、
またＰ／Ｓ端子にシリアル制御回路３９のμ出力が、Ｃ
Ｐ端子にＡＮＤ回路５５の出力が入力され、ＳＯＣ出力
３ステートバツフア５７を通して５ｏｕｔ出力となる。

また、ＡＮＤ回路５５には信号Ｃ３，ＳＣＫが与えられ
、バッファ５７には信号Ｏ８が与えられている。そして
、μ出力がｒＨ，のとき、ｃｐ線端子「Ｌ」→ｒＨ」で
ＰＩＯ〜ＰＩ７のデータがラッチされ、ＳＯにＰＩＯの
データが出力される。一方、μが「Ｌ」のとき、ＳＣＫ
パルスの立上りでデータはシフトされ、順次、ＳＯより
出力される。なお、Ｃ８がｒ）［Ｊのときは、バッファ
５７は出力イネーブルとなる。

また、電源応答回路１６は多分割測光で測光出力をモニ
ターして電源応答をかけるもので、第７図に示すように
、出力Ｖｌ、Ｖ４のモニター電圧および基準電圧ＶＣが
入力されたコンパレータＣＭＰと４つの放電用トランジ
スタよりなり、対数圧縮回路１２〜１５の全てに対して
、その帰還回路の容量に溜まった電荷を放電する機能を
持つ。

このように電源応答をかけるためにモニターする測光素
子は低輝度限界の決まる最大面積のものと、最も出力の
低い最少面積のものの少なくとも一方とすればよい。

第８図は二重積分動作による各部の電圧波形を示す、カ
メラなどにおけるレリーズ釦の半押しで発振回路２３が
発振し、図外の制御回諸から測光開始信号ＬＳＴＲＴの
ｒＨ，→「Ｌ」でもって測光が開始される。このタイミ
ングでタイミング制御回路２４のｄ出力はｒ　）［」→
「Ｌ」、出力Ｖ７はＶ５レベル、コンパレータ４１の出
力ｆは「し」→「Ｈ」、出力ｇはｒＨ，→「Ｌ」で、二
重積分の充電が開始されＯＰアンプ４０の出力ｖ９のレ
ベルは上昇してゆく、このとき、アナログスイッチ４２
．４３はオープンしている。また、Ｃ出力は「Ｌ」であ
り、選択回路１７．１８は出力Ｖｌ。

ｖ３をそれぞれ選択し、したがって出力ｖ５　（ｖ６）
はＶｌ　（ＶＢ）レベルつまり、測光素子８１（Ｓ３）
の測光値をＡ／Ｄ変換したレベルにある。

この充電時間Ｔ１は、本発明では商用電源どの対応で１
２０Ｈｚ（１／１２ＯＳ＝８．３３ｍ５）としており、
この時間の経過時にｄ出力は「し、」→ｒＨ」となり、
ｂ出力でもって８ビツトカウンタ２５のリセットを解除
し、以降、カウンタ２５は放電時間を計時することにな
る。また、ｄ出力でもって、出力ｖ７はＶＡレベルに切
換えられ、放電が開始することになる。

そして、充電終了時の出力ｖ９の上昇電圧Ｖ、および■
９がＶＢレベルに達するまでの放電時間は次式で表わさ
れる。

■−竺ｌ二■二ＴＩ ＣＡ　−ＲＡ ＝＝　ｖＡ　　Ｖ　Ｂ　Ｔ　２ ＣＡ　−ＲＡ （ただＬ　　ＶＡ＞ＶＢ≧Ｖ５） Ｔ　２　＝Ｖ　Ｂニヱ二ＴＩ Ｖ　Ａ　−Ｖ　Ｂ Ｖ９の電圧レベルがＶＢレベルに達した時点で放電は終
了し、このタイミングでコンパレータ４１の出力では反
転し、出力ｇは’　Ｌ　Ｊ　−”　ｒ　）ｆ　」となり
、これによりワンショットパルス発生回路５２でもって
出力りにパルスが出力される。ここに、Ｃ出力はｒ　Ｌ
　Ｊ状態でＡＮＤ回路３４のゲートは開いているので、
出力りのｒＨ」でカウンタＩ５の値がラッチ２６にラッ
チされる。このカウンタ２５の内容はＴ２を示す。

その後、Ｃ出力がｒＨ，状態となり、１選択回路１７．
１８は出力Ｖ２．Ｖ４を選択し、出力ｖ５（ｖ６）はＶ
２　（Ｖ４）レベルつまり、測光素子５２（３４）の測
光値をＡ／Ｄ変換するレベルにある。

次いで、本発明では積分の繰り返し、つまり、Ａ　Ｉ’
　Ｄ変換開始の周期を１００Ｈｚ（１／１００１００５
＝１０の倍数に合わせ、先の積分開始時点から２０ｍ５
後に、ｄ出力をｒ　Ｈ、＋　−＊　ｒ　Ｌ　Ｊとする。

この時点から、積分を開始し以下上述と同様に動作する
。

このようにして、全部の測光素子についてのＡ／Ｄ変換
の終了で、Ｃ出力にパルスが発せられ、またＬＥＮＤ信
号は「Ｌ」となり、第１のラッチ群２６．２７，２８．
２９より第２のラッチ群３０．３１．３２．３３へ同時
にデータをラッチし、以降、データをシリアルラインに
よって図外の制御回路へ伝送する。

このデータ伝送を第９図に示す、Ｃ８信号がｒ　Ｈ、状
態になることでシリアルラインとして測光が選択され、
μ出力、ｔ１出力がｒＨ，となり、５ｏｕｔの出力はイ
ネーブルとなる。ｔｌのｒ　ＨＪ状態の期間にはラッチ
３０のデータがラインＬ上に現れる。そこで、ＳＣＫパ
ルスの最初の立ち上がりでラインＬ上のデータＰ（０）
〜Ｐ（７）がシフトレジスタ３８にラッチされ、５ｏｕ
ｔにはｐ（０）が現れる。ＳＣＫパルスの立ち上がりで
μ出力は「Ｌ」となり、シフトレジスタ３８はシフトモ
ードになる。この状態でＳＣＫのパルスの立ち上がり毎
にｐ　（１）、　ｐ　（２＞、・・・、ｐ（７）の１頓
に５ｏｕｔから出力される。ＳＣＫパルスが８ビット分
入力されると、再びμ出力がｒＨ」になり、また、ｔｌ
が「Ｌ」になり、ｔ２がｒＨ。

になる、この状態では、ラッチ３１のデータかラインＬ
上に現れ、以後、同様にデータが５ｏｕｔから出力され
る。このようにして、ラッチ３３までのデータが５ｏｕ
ｔより出力される。

このようにして、測光素子Ｓ１．、Ｓ２．Ｓ３゜Ｓ４の
Ａ／Ｄ変換出力が順次、求まる。

上記実施例では、積分時間を１２０Ｈｚに、繰り返し周
期を１００　Ｈｚに対応させたが、これに限られず、積
分時間を１００Ｈｚに、繰り返し周期を１２０Ｈｚとし
てもよく、要は、積分時間を５０Ｈｚまたは６０Ｈｚの
いずれか一方のＡＣ光源のフリッカ−周期の整数倍とし
、繰り返し周期を他方のＡＣ光源のフリッカ−周期の整
数倍とすればよい。

以下にその理由を第１０図に基き述べる。

同図（Ａ）は上記実施例の場合で、同図（Ｂ）は積分時
間を１００Ｈｚに、繰り返し周期を１２０Ｈｚに合わぜ
な場合である。第１０図（Ａ）に示す前者の場合、積分
時間が８−３３ｍ５、−周期が２０ｒｎＳであり、フリ
ヅカ一周期１２０Ｈｚの人工光源下での測光出力は斜線
部Ａｊ、、Ａ２となり、積分時間がフリヅカーの一周期
分になるので、Ａ１＝Ａ２となり、測光素子を時系列に
切換えてもＡ／Ｄ変換結果に差は生じない、また、フリ
ッカ−周期１００Ｈｚの人工光源下での測光出力につい
ては、積分時間がフリッカ−の一周期分とはならないが
、同じ部分を積分するので、Ａ３＝　Ａ　４となり、前
述と同様にＡ／Ｄ変換結果に差は生じない。

また、第１０図（Ｂ）に示す後者の場合は、積分時間が
１０ｍＳ、−周期が２５ｍ５であり、フリッカ−周期１
００Ｈｚの人工光源下ではフリッカ−の一周期分を積分
するのでＡ５＝Ａ６となり、フリッカーー周期１２０Ｈ
ｚの人工光源下では同じ部分を積分するのでＡ７＝Ａ８
となり、前述同様に、Ａ／Ｄ変換結果に差はない。

特に、本実施例では、光電変換素子のうち最大または最
小面積の素子に接続された対数圧縮回路の出力の少なく
ともどちらか一方が所定値よりも小さくなったときに、
上記電源応答回路１６による放電回路を動作させるよう
にしているので５低輝度限界が決まる素子または、他よ
りノイズの受は方の大きい出力の低い光電変換素子のい
ずれがの出力を基準としてモニターが行なわれ、全部の
光電変換素子の出力をモニターしなくとも、実使用上、
支障なく電源応答を作間させることができる。

［発明の効果］ 以上のように本発明によれば、容量が最も大きい素子ま
たはノイズを敏感に感知する最も容量の小さい素子のい
ずれか一方の出力がモニターされ、以て受光素子の容量
に溜まった電荷を放電させることができ、全ての素子の
出力をモニターしなくとも、構成簡単にして、適正に電
源応答をかけることができ、正確な測光を行うことがで
きる。

【図面の簡単な説明】

第１図は測光のための光学系の構成図、第２図は測光素
子の構成図、第３図は本発明の実施例による多分割測光
装置の全体回路図、第４図は同装置における二重積分回
路の回路図、第５図はカウンタおよびラッチ回路部分の
構成図、第６図はシフトレジスタの構成図、第７図は電
源応答回路の構成図、第８図は二重積分動作を説明する
電圧波形図、第９図はシリアルデータ伝送を示す信号波
形図、第１０図（Ａ）（Ｂ）はそれぞれ本発明の作用を
示すための説明図である。 ８．９，１０．１１　＜３１．３２．３３．３４）・・
・測光素子（光電変換素子＞、１２．１３，１４゜１５
・・・対数圧縮回路（測光回路）、１６・・・電源応答
回路（放電回路）、１７．１８，１９．２０・・・選択
回路、２１．２２・・・二重積分回路（Ａ／Ｄ変換器）
、２５・・・カウンタ、 出願人　　　　　ミノルタカメラ株式会社代理人　　　
　　弁理士　板　谷　康　夫第１図

Claims (1)

【特許請求の範囲】
1. （１）複数の光電変換素子と、各光電変換素子の出力に
   対応する信号を出力する複数の測光回路を有し、上記複
   数の測光回路の全てに対して、その光電変換素子容量に
   溜まつた電荷を放電させるための放電回路を設け、上記
   光電変換素子のうち最大または最小面積の素子に接続さ
   れた測光回路の出力の少なくともどちらか一方が所定の
   範囲外となったときに上記放電回路を動作させるように
   構成したことを特徴とする多分割測光装置。