JPH01288733A - 多分割測光装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の受光（測光）素子の出力を用いて測光
を行う多分割測光装置に関する。

［従来の技術］ 従来から、測光装置として受光（測光）素子の出力を二
重積分方式にてＡ／Ｄ変換して測光するものがあるが、
このＡ／Ｄ変換を行うに際して、蛍光灯などの光源のフ
リッカ一対策を取るために、１素子のＡ／Ｄ変換を行う
には、２０ｍ５程度の時間が必要となる。したがって、
この測光を１つのＡ／Ｄ変換器で時系列に行゛うと、素
子数が４で４分割測光の場合に８０ｍ５、素子数が６で
６分割測光の場合に１２０ｍ５もかかってしまう。

一方、素子１つ毎にＡ　／′Ｄ変換器を設けた場合、回
路規模が大きくなり過ぎる。

また、商用光源のフリッカ−の周期分の間に繰り返しＡ
／Ｄ変換して、その値の加算値もしくは平均値をとるも
のがあるが（例えば特開昭６２−７５３２４公報）、Ａ
／Ｄ変換器は１つで、逐次比較方式であるため、ノイズ
（雑音）などにより影響を受ける傾向が強い。

また、多分割測光で、１つの基準部を１つの二重積分方
式のＡ　／′Ｄ変換器で、Ａ／Ｄ変換し、残りの測光部
については、基準部との偏差を、それぞれれの測光回路
に対応して設けた二重積分方式のＡ／Ｄ変換器でＡ／Ｄ
変換するものがある（特開閉６２−６２３３０号公報）
が、このような処理のためには構成が複雑となる。

［発明が解決しようとする課題］ 本発明は、上記問題に対処するしので、多分割測光を時
系列に行うに際して、Ａ／Ｄ変換器の数を削減でき、回
路規模を小さくでき、しかも処理時間の短い多分割測光
装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、複数の光な変換素子の出力を時系列にＡ／Ｄ
変換するＡ／Ｄ変換器を備えた多分割測光装置において
、上記複数の光電変換素子の各出力を対数変換する複数
の対数圧縮回路を有し、かつ上記Ａ／Ｄ変換器は、その
数を２つ以上で光電変換素子の数よりも少なくし、上記
複数の対数圧縮回路の出力を時系列的に選択してＡ／Ｄ
変換するものである。

［作用コ この構成によれば、Ａ／Ｄ変換器の数を素子の分割数と
処理時間の相関で最も適切に選ぶことがことができる、 ［実施例］ 第１図はカメラなどに通常用いられる光学系の構成例を
示し、第２図は測光のための受光部の構成例を示す。こ
れらの図において、１は投影レンズ、２はクイックリタ
ーンミラー、３は焦点板、４はペンタプリブム、５は結
像レンズ、６は受光部、７は像面であり、被写体からの
光は図示矢印のごとく受光部６へ入射される。受光部６
には円環状に複数（ここでは４個）の光電変換素子とし
てのフォトダイオードなどでなる測光素子８１〜Ｓ４が
配されている。ここに、測光素子８１〜Ｓ４の面積は８
１＞３２＞３３＞３４とされている。

第３図は多分割測光回路の全体回路構成を示し、第４図
〜第７図はそれぞれ各部の詳細回路構成を示す。

まず、第３図において、８〜１１は上述の８１〜Ｓ４な
る測光素子、１２〜１５は各測光素子の出力を対数圧縮
する対数圧縮回路、１６は電源応答回路、１７．１８は
上記対数圧縮回路１２〜１５の各出力Ｖ　ｉ　ｔたはｖ
２．ｖ３またはｖ４のいずれかをそれぞれ選択する選択
回路、１９．２０は上記選択回路１７．１８の各出力Ｖ
５．Ｖ６と第１の基準電圧ＶＡのいずれかを選択する選
択回路、２１．２２は上記選択回路１９．２０の各出力
Ｖ７．Ｖ８と第２の基準電圧ＶＢなどを入力とした二重
積分回路（詳細は第４図により説明）で、Ａ／Ｄ変換器
の主体となるものである。なお、電源応答回路は１６の
詳細は第７図に示してあり、この回路は、測光回路に電
源供給を開始してから測光回路の出力が安定するまでの
時間を短縮するために、受光素子の寄生容量に蓄積され
る電荷を放電する回路である。

２３はクロック信号を発生する発振回路、２４はタイミ
ング制御回路、２５は８ビツトカウンタ、２６〜２９お
よび３０〜３３は８ビツトのラッチ、（この詳細は第５
図）、３４〜３７はＡＮＤ回路、３８はパラレル信号を
シリアルに変換するシリアルシフトレジスタ（この詳細
は第６図）、３９はシリアル制御回路、５５はＡＮＤ回
路、５８はインバータである。そして、上記選択回路１
７．１８は、タイミング制御回路２４のＣ出力が「Ｌ」
のとき出力Ｖ１．Ｖ３を選択し、ｒＨ，のとき出力Ｖ２
．Ｖ４をそれぞれ選択する。また、選択回路１．９．２
０は、それぞれ、ｄ出力が「Ｌ」のとき出力Ｖ５．Ｖ６
を選択し、「１１」のときＶＡを選択する。

二重積分回路２１．２２は、第４図（両者は同等である
ので一方のみを示している）に示すように、ＯＰアンプ
４０、コンパレータ４１、アナログスイッチ４２．４３
、定電流源ＩＡ、抵抗４５゜４６．４７、コンデンサ４
８、ＮＡＮＤ回路４９゜５０、インバータ５１、ワンシ
ョットパルス発生回路５２、ＮＯＲ回路５３からなる。

そして、充・放電の時定数を決める抵抗４７の抵抗値を
ＲＡ、コンデンサ４８の容量値をＣ，Ａとしている。

上記アナログスイッチ４３、定電流源４４および抵抗４
５（この抵抗値をＲＢとする）はヒステリシス回路を構
成している。いま、ｄ入力が「Ｌ」ではインバータ５１
の出力ｇは「Ｌｊに固定され、ｄ入力がｒＨ，でコ〉′
パレータ４１の出力ｆが「Ｌ」となったとき、出力ｇは
ｒ　ＨＪとなる。そこで、コンパレータ４１の出力ｆが
ｒＨ」−’ＬＪ、インバータ５１の出力ｇがｒ　Ｌ　Ｊ
　−ｒ　ＨＪとなったところで、ＮＯＲ回路５３の出力
が「１１」となり、アナログスイッチ４３がＯＮする。

これによってＯＰアンプ４０の出力から抵抗４５を通し
て定電流ＩＡが定電流源４４によって引かれる。

同時にアナログスイッチ４２がＯＮとなり、コンデンサ
４８は短絡される。この状態でＯＰアンプ４０の出力■
９は正入力の電圧ＶＢと等しくなる。

コンパレータ４１の十人力は（ＶＢ−Ｒ８ｘ　ＩＡ）、
−人力はＶＢとなり、したがって、その出力ｆは「Ｌ」
に固定される。

次に、カウンタ２５、ラッチ２６および３０について第
５図により説明する。カウンタ２５のＣＰ、ＣＬには発
振口Ｆ！＠２３のＣ出力、タイミング制御回路２４のｂ
出力が入力され、Ｃ１０がｒＨ。

で全出力ＱＯ〜Ｑ７が「Ｌ」となり、ＣＬが「Ｌ、」の
状態でＣＰに入力されるパルスの立上りをカラシトアッ
プする。８ピツＩ・ラッチ２６は、ＬＯへ−Ｌ７の入力
パルスの立上りでＤＯ〜Ｄ７のデータをラッチして、そ
れを反転してＱＯ〜Ｑ７出力より、ライン１　（０）へ
−Ｊｌ（７）へ出力する。なお、ＤＯ〜Ｄ７のデータは
カウンタ２５の出力ラインｋ（０）〜ｋ（７）により入
力されるものである。

また、ＬＯ〜Ｌ７にはアンド回路３４の出力が入力され
ており、このＡＮＤ回Ｆ＆３４には二重積分回路２１の
出力りとタイミング制御回路２４のＣ出力のインバータ
出力が入力されている。

８ビツトラツチ３０は、タイミング制御回路２４のｅ出
力パルスの立上りでＤｏ〜Ｄ７のデータをラッチし、Ｑ
Ｏ〜Ｑ７に出力し、３ステートバツフアＢＯ〜Ｂ７ヘデ
ータを与える。このバッファＢＯ〜Ｂ７はシリアル制御
回路３９のｔ１出力の「Ｈ」で上記データをＰ（０）〜
ｐ（７）より出力する。

なお、ラッチ２７．３１も上記と同様の構成で並列的に
設けられ、さらに、ラッチ２８．３２およびラッチ２９
．３３も同様の関係で設けられている。

次に、パラレル変換シリアルシフトレジスタ３８につい
て第６図により説明する。同レジスタ３８のシフトレジ
スタ５６には、出力ラインＬを通して上記ラッチ３０〜
３３のＰ（０）〜ｐ（７）。

ｑ（０）〜ｑ（７）、ｒ　（０）〜ｒ（７）、および５
（０）　〜５（７）がＰＩＯ〜ＰＩ７に入力され、また
Ｐ／５ｆ４Ａ子にシリアル制御回路３９のμ出力が、Ｃ
Ｐ端子にＡＮＤ回路５５の出力が入力され、ＳＯＣ出力
３ステートバツフア５７を通して５ｏｕｔ出力となる。

また、ＡＮＤ回路５５には信号Ｃ３，ＳＣＫが与えられ
、バッファ５７には信号Ｃ８が与えられている。そして
、μ出力が「１１」のとき、ｃｐ端子のｒＬ」−、ｒＨ
，でＰＩＯ〜ＰＩ７のデータがラッチされ、ＳＯにＰＩ
Ｏのデータが出力される。一方、μが「Ｌ」のとき、Ｓ
ＣＫパルスの立上りでデータはシフトされ、順次、ＳＯ
より出力される。なお、Ｃ８がｒＨ，のときは、バッフ
ァ５７は出力イネーブルとなる。

また、電源応答回路１６は多分割測光で測光出力をモニ
ターして電源応答をかけるもので、第７図に示すように
、出力Ｖｌ、Ｖ４のモニター電圧および基準電圧ＶＣが
入力されたコンパレータＣＭＰと４つの放電用トランジ
スタよりなり、対数圧縮図Ｆ＃１１２〜１５の全てに対
して、その帰還回路の容量に溜まった電荷を放電する機
能を持つ。

このように電源応答をかけるためにモニターする測光素
子は低輝度限界の決まる軟大面積のものと、最も出力の
低い最少面積のものの少なくとも一方とすればよい。

第８図は二重積分動作による各部の電圧波形を示す、カ
メラなどにおけるレリーズ釦の半押しで発振回路２３が
発振し、図外の制御回路から測光開始信号ＬＳＴＲＴの
ｒ　ＨＪ　−ｒ　ｌ、　」でもって測光が開始される。

このタイミングでタイミング制御回路２４のＣ出力はｒ
　ＨＪ→「Ｌ」、出力Ｖ７はＶ５レベル、コンパレータ
４１の出力ｆは「Ｌ」→「Ｈ」、出力ｇは「Ｈ−１→「
Ｌ」で、二重積分の充電が開始されＯＰアング４０の出
力ｖ９のレベルは上昇してゆく。このとき、アナログス
イッチ４２．４３はオープンしている。また、Ｃ出力は
「Ｌ」であり、選択回路１７．１８は出力Ｖｌ。

ＶＢをそれぞれ選択し、したがって出力Ｖ５　（Ｖ６）
はＶｌ　（ＶＢ）レベルつまり、測光素子８１（Ｓ３）
の測光値をＡ／Ｄ変換したレベルにある。

この充電時間Ｔ１は、本発明では商用電源との対応で１
２０Ｈｚ（１／１２０　　Ｓ＝８．３３ｍ５）としてお
り、この時間の経過時にｄ出力は「Ｌ」→ｒＨ，となり
、ｂ出力でもって８ビツトカウンタ２５のリセットを解
除し、以降、カウンタ２５は放電時間を計時することに
なる。また、ｄ出力でもって、出力■７はＶＡレベルに
切換えられ、放電が開始することになる。

そして、充電終了時の出力■９の上昇電圧Ｖ、およびＶ
９がＶＢレベルに達するまでの放電時間は次式で表わさ
れる。

■−と二二竺二ＴＩ ＣＡ−ＲＡ ＝竺へ二Ｖ　Ｂ　Ｔ　２ ＣＡ　−ＲＡ （ただし　ＶＡ＞ＶＢ≧Ｖ５） Ｔ２＝竺ｌ二凹−１ＴＩ ＣＡ−ＶＢ ｖ９の電圧レベルがＶＢレベルに達した時点で放電は終
了し、このタイミングでコンパレータ４１の出力ｆは反
転し、出力ｇは「Ｌ」→ｒ　ＨＪとなり、これによりワ
ンショットパルス発生回路５２でもって出力りにパルス
が出力される。ここに、Ｃ出力は「シ」状態でＡＮＤ回
路３４のゲートは開いているので、出力りのｒＨ，でカ
ウンタ■５の値がラッチ２６にラッチされる。このカウ
ンタ２５の内容はＴ２を示す。

その後、Ｃ出力がｒＨ，状態となり、選択回路１７．１
８は出力Ｖ２．Ｖ４を選択し、出力Ｖ５（Ｖ６）はＶ２
　（Ｖ４）レベルつまり、測光素子３２　（Ｓ４）の測
光値をＡ／Ｄ変換するレベルにある。

次いで、本発明では積分の繰り返し、つまり、Ａ／Ｄ変
換開始の周期を１００Ｈｚ（１／１００１００５＝１０
の倍数に合わせ、先の積分開始時点から２０ｍ５後に、
ｄ出力をｒ　ＨＪ　−＋　ｒ　Ｌ　Ｊとする。この時点
から、積分を開始し以下上述と同様に動作する。

このようにして、全部の測光素子についてのＡ／Ｄ変換
の終了で、Ｃ出力にパルスが発せられ、またＬＥＮＤ信
号は「Ｌ」となり、第１のラッチ群２６，２７，２８．
２９より第２のラッチ群３０．３１，３２．３３へ同時
にデータをラッチし、以降、データをシリアルラインに
よって図外の制御回路へ伝送する。

このデータ伝送を第９図に示す、Ｃ８信号が「Ｈ」状態
になることでシリアルラインとして測光が選択され、μ
出力、ｔ１出力が「）（」となり、５ｏｕｔの出力はイ
ネーブルとなる。ｔｌの「ト■」状態の期間にはラッチ
３０のデータがラインＬ上に現れる。そこで、ＳＣＫパ
ルスの最初の立ち上がりでラインＬ上のデータρ（０）
〜ｐ（７）がシフトレジスタ３８にラッチされ、５ｏｕ
ｔにはＰ（０）が現れる。ＳＣＫパルスの立ち上がりで
μ出力はｒｌ、となり、シフトレジスタ３８はシフトモ
ードになる。この状態でＳＣＫのパルスの立ち上がり毎
にｐ　（１）、　ｐ　（２）、・・・、ｐ（７）の順に
５ｏｕｔから出力される。ＳＣＫパルスが８ビット分入
力されると、再びμ出力がｒ）（Ｊになり、また、ｔｌ
が「Ｌ」になり、ｔ２がｒＨ。

になる、この状態では、ラッチ３１のデータがラインＬ
上に現れ、以後、同様にデータが５ｏｕｔから出力され
る。このようにして、ラッチ３３までのデータが５ｏｕ
ｔより出力される。

このようにして、測光素子３１．Ｓ２，３３゜Ｓ４のＡ
／Ｄ変換出力が順次、求まる。

上記実施例では、積分時間を１２０Ｈｚに、繰り返し周
期を１００Ｈｚに対応させたが、これに限られず、積分
時間を１００Ｈｚに、繰り返し周期を１２０Ｈｚとして
もよく、要は、積分時間を５０Ｈｚまたは６０Ｈｚのい
ずれか一方のＡＣ光源のフリッカ−周期の整数倍とし、
繰り返し周期を他方のＡＣ光源のフリッカ−周期の整数
倍とすればよい。

以下にその理由を第１０図に基き述べる。

同図（Ａ）は上記実施例の場合で、同図（Ｂ）は積分時
間を１００Ｈｚに、繰り返し周期を１２０Ｈｚに合わせ
た場合である。第１０図（Ａ）に示す前者の場合、積分
時間が８．３３ｍ５、−周期が２０ｍ５であり、フリッ
カ−周期１２０　Ｈｚの人工光源下での測光出力は斜線
部ＡＩ、Ａ２となり、積分時間がフリッカ−の一周期分
になるので、ＡＩ＝Ａ２となり、測光素子を時系列に切
換えてもＡ／Ｄ変換結果に差は生じない、また、フリッ
カ−周期１００Ｈｚの人工光源下での測光出力について
は、積分時間が７リツカーの一周期分とはならないが、
同じ部分を積分するので、Ａ３＝Ａ４となり、前述と同
様にＡ／Ｄ変換結果に差は生じない。

また、第１０図（Ｂ）に示す後者の場合は、積分時間が
１０ｍＳ、−周期が２５ｍ５であり、フリッカ−周期１
００Ｈｚの人工光源下ではフリッカ−の一周期分を積分
するのでＡ５＝Ａ６となり、フリッカーー周期１２０　
Ｈｚの人工光源下では同じ部分を積分するのでＡ７＝Ａ
８となり、前述同様に、Ａ／Ｄ変換結果に差はない。

［発明の効果］ 以上のように本発明によれば、Ａ／Ｄ変換を用いて多分
割測光を行う装置にあって、４つの光電変換素子のそれ
ぞれ（こ対して、対数圧縮回路を設け、かつ、この出力
を時系列に選択して２つのＡ／Ｄ変換器でＡ？／Ｄ変換
するようにしているので、光電変換素子毎にＡ／Ｄ変換
器を設けるような場合に比し、Ａ／Ｄ変換器の数を削減
することができ、回路規模を小さくすることができる。

さらには、Ａ／Ｄ変換器として二重積分方式の回路を用
いても、比較的、短時間で検出データの処理ができるの
で、十分に連写に適合したものが得られる。

【図面の簡単な説明】

第１図は測光のための光学系の構成図、第２図は測光素
子の構成図、第３図は本発明の実施例による多分割測光
装置の全体回路図、第４図は同装置における二重積分回
路の回路図、第５図はカウンタおよびラッチ回路部分の
構成図、第６図はシフトレジスタの構成図、第７図は電
源応答回路の構成図、第８図は二重積分動作を説明する
電圧波形図、第９図はシリアルデータ伝送を示す信号波
形図、第１０図（Ａ）（Ｂ）はそれぞれ本発明の作用を
示すための説明図である。 ８．９，１０．１１　（Ｓｌ、３２．Ｓ３．Ｓ４）・・
・測光素子（光電変換素子）、１２．１３，１４゜１５
・・・対数圧縮回路、１７，１８，１．９．２０・・・
選択回路、２１．２２・・・二重積分回路（Ａ／Ｄ変換
器）、２５・・・カウンタ。 出願人　　　　　ミノルタカメラ株式会社代理人　　　
　　弁理士　板　谷　康　大第１図 Ａ（１＾−

Claims (1)

【特許請求の範囲】
1. （１）複数の光電変換素子の出力を時系列にＡ／Ｄ変換
   するＡ／Ｄ変換器を備えた多分割測光装置において、 上記複数の光電変換素子の各出力を対数変換する複数の
   対数圧縮回路を有し、かつ上記Ａ／Ｄ変換器は、その数
   を２つ以上で光電変換素子の数よりも少なくし、上記複
   数の対数圧縮回路の出力を時系列的に選択してＡ／Ｄ変
   換するものであることを特徴とする多分割測光装置。