JPH01289319A - 電流源回路およびそれを用いたディジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 電流源回路、特に、電流出力形のＤ／Ａコンバータにお
いて用いられる電流源回路の構成に関し、動作の信頼性
を高め、高速動作を可能にすることを目的とし、 所定の直流バイアスを受けて動作する電流源としての第
１のＭＩＳトランジスタと、該第１のＭＩＳ）ランジス
クと同じ導電形のチャネルを有する第２のＭ　Ｉ　Ｓ　
トランジスタと、前記第１のＭＩＳトランジスタと同じ
導電形のチャネルを有し、ゲートが所定電位の直流バイ
アスで固定された第３のＭＩＳトランジスタとを具備し
、前記第１のＭＩＳトランジスタのソースは所定電位の
第１の電源ラインに接続され、前記第２および第３のＭ
ＩＳトランジスタのソースは該第１のＭＩＳトランジス
タのドレインに接続され、該第２のＭＩＳトランジスタ
のドレインは前記第１の電源ラインと異なる所定電位の
第２の電源ラインに接続され、該第３０Ｍｌ５トランジ
スタのドレインは出力端に接続され、前記第２のＭＩＳ
トランジスタのゲートにディジタル入力データを印加し
、前記出力ｊｌｉに接続された負荷に所定の電流を流す
ように構成する。

〔産業上の利用分野〕

本発明は、電流源回路に関し、特に、電流出力形のディ
ジタル・アナログ変換器（以下、Ｄ／Ａコンバータと称
する）において用いられる電流源回路の構成に関する。

〔従来、の技術〕

Ｄ／Ａコンバータは大別して、電流加算形、電流切換え
形等の電流出力形と、電圧加算形、電圧切換え形等の電
圧出力形に分類されるが、高速動作を実現し得るという
観点から、出力が電流の形で現れる電流出力形のＤ／Ａ
コンバータが多く用いられている。

第９図には典型的な電流出力形Ｄ／Ａコンバータの一構
成例が概略的に示される。同図において１１、Ｉ２、Ｉ
３、・・・、は電流源を示し、ＳＷ、　、　ＳＷ２、Ｓ
Ｗ３、・・・、はそれぞれ２進のディジタル入力データ
の対応する各ビットのレベルに応答してオン・オフする
スイッチを示す。各電流源環よび対応のスイッチにより
電流源回路が構成される。第９図の構成においては、例
えばスイッチＳＷ＋が閉成されると対応の電流源！、の
電流が出力端子ＯＵＴに現れる。つまり、入力されたデ
ィジタル信号に応じた量の電流がアナログ量として出力
端子ＯＵＴに現れ、Ｄ／Ａ変換が行われるようになって
いる。

第１Ｏ図には従来形の一例としての電流源回路の回路構
成が示される。同図の例示は、ディジタル入力データの
１ビット分の構成を示す。

同図において、Ω１は電流源としてのｎチャネル型金属
・酸化物・半導体（ＭＯＳ）トランジスタ、より広くは
金属・絶縁物・半導体（ＭＩＳ）トランジスタ、を示し
、そのソースは所定電位の電源ラインｖｓｓ　（”Ｌ”
レベル）に接続され、ゲートには該トランジスタＱ１が
常にオン状態となるような所定の直流バイアスＶＢが印
加されている。従って、ノードＮ１のレベルは、Ｖｓｓ
の電位よりもトランジスタ０１のスレッショルドレベル
（Ｖｔｈ）の分（約２Ｖ）だけ高い電位に固定されてい
る。Ｑ２はｎチャネル型ＭＯ３トランジスタであって、
そのソースはトランジスタＱ１のドレインに接続され、
ドレインは別の所定電位の電源ラインＶｃｃ　（”Ｈ”
レベル）に接続されている。トランジスタＱ２のゲート
にはディジタルデータＤＩｌ＋が印加されている。口３
はｎチャネル型ＭＯ３トランジスタであって、そのソー
スはトランジスタＱ１のドレインに接続され、ドレイン
すなわち出力端ＯＵＴは負荷ＬＤを介して電源ラインＶ
ｃｃに接続されている。トランジスタＱ３のゲートには
データＤ１．ｌがインバータＩＮＶを介して印加されて
いる。

なお、トランジスタＱ１は第９図の電流源１．、Ｉ２、
Ｉ３、・・・、に対応し、トランジスタＱ２およびＱ３
はスイッチ５ｉ１１．　、ＳＷ２　、ＳＬ　、・・・、
に対応する。

今仮に、Ｖｃｃ　（７）電位を５Ｖ、ＶＳＳＯ）電位を
ＯＶ１ノードＮｌの電位を２Ｖとする。

第１０図の回路構成によれば、データ０１１１が“Ｈ”
レベルの時はトランジスタ０２がオンし、一方、トラン
ジスタＱ３のゲートにはインバータ１間を介して゛Ｌ°
ルベルのデータが印加されるので該トランジスタＱ３は
カットオフ状態となる。この時、負荷ＬＤには電流は流
れない。また、データＤＩ１１が″Ｌルベルの時はトラ
ンジスタＱ２がカットオフ状態となり、トランジスタＱ
３のゲートには“Ｈ”レベルのデータが印加されるので
該トランジスタＱ３はオン状態となる。これによって、
負荷ＬＤには所定の電流が流れる。つまり、トランジス
タＱ２およびＱ３がデータＤＩＮに応答して交互にオン
・オフすることにより負荷ＬＤに所定の電流！。が流れ
るようになっている。

しかしながら第１０図の回路構成によれば、第１１図に
示されるように、データＤＩＮが“Ｈ”レベルからＩ１
１”レベルに変化する時、すなわちトランジスタＱ３が
カットオフ状態（ゲート・ソース間電圧は一５Ｖ）から
オン状態（ゲート・ソース間電圧は＋３Ｖ）に移行する
時に、トランジスタＱ３のゲート・ソース間およびゲー
ト・ドレイン間の寄生容量の容量結合とゲート・ソース
間電圧の変化の大きさとに起因して、クロックフィード
スルーによる「グリッチ」が生じる。つまり、所定の電
流Ｉ。

よりも大きな電流が過渡的に流れ（第１１図に破線Ｇで
表示）、それによって動作が不安定になるという問題が
生じる。

これに対処するために提案された回路の一構成例が第１
２図に示される。

この回路の特徴は、負荷側に接続されるトランジスタＱ
６のゲートがデータＤ１１ｌに依存することなく一定の
電圧Ｖｃｃに固定されていること、および、データ０１
１１に応答するトランジスタＱ５がｐチャネル型である
こと、である。な右、ノードＮ２のレベルは、第１０図
の場合と同様に、Ｖｓｓの電位よりもトランジスタＱ４
のｖｔｈＯ分だけ高い電位（約２Ｖ）に固定されている
。

第１２図の回路構成によれば、データ０１１１が“Ｌ”
レベルの時はトランジスタ０５がオンしてノードＮ２の
電位、すなわちトランジスタ０６のソース電位は２Ｖか
ら５Ｖに引き上げられ、しかもトランジスタＱ６のゲー
トにはそのソース電位と同じ５Ｖの電圧が印加されてい
るので該トランジスタロ６はカットオフ状態となる。こ
の時、負荷ＬＤには電流は流れない。一方、データＤＩ
Ｎが“Ｈ”レベルの時はトランジスタ０５がカットオフ
状態となってノードＮ２の電位は元の２Ｖに戻り、トラ
ンジスタＱ６のゲートには５Ｖの電圧が印加されている
ので該トランジスタＱ６はオン状態となる。これによっ
て、負荷ＬＤには所定の電流が流れる。

このように、第１２図の回路構成に右いては、負荷側に
接続されるトランジスタΩ６はそのソース電位の変化に
応答してオン・オフするようになっている。従って、デ
ータＤＩＮが“Ｌ”レベルから“Ｈ”レベルに変化する
時、すなわちトランジスタＱ６がカットオフ状態（ゲー
ト・ソース間電圧はＯＶ）からオン状態（ゲート・ソー
ス間電圧は＋３Ｖ）に移行する時点を考えると、ゲート
・ソース間電圧の変化の大きさ（３ｖ）は第１０図の場
合（８Ｖ）に比して小さいので、トランジスタ０６のゲ
ート・ソース間およびゲート・ドレイン間の寄生容量の
容量結合に起因して生じる電荷のリークは抑制される。

つ、まり、グリッチに対して有効な回路構成となってい
る。

〔発明が解決しようとする課題〕

上述した従来形の構成（第１２図）によれば、負荷側に
接続されるトランジスタＱ６のゲートを一定の電圧Ｖｃ
ｃに固定することにより、グリッチの発生を軽減してい
るが、その反面、以下の問題点が生じる。

トランジスタロ６がオン状態にある時を考えると、出力
端０［ＩＴの電位、すなわちドレイン電位は負荷ＬＤの
電圧降下の分だけＶｃｃの電位よりも低いレベルとなる
。この時、ゲート電位（Ｖｃｃ）よりもｖｔｈの分だけ
低いレベル（Ｖｃｃ−Ｖｔｈ）以下のレベルまでドレイ
ン電位が低下すると、逆に出力端側に向かって電流が流
れてしまい、カットオフ状態であるはずのトランジスタ
Ｑ６が場合によってはオン状態になってしまうという不
都合が生じる。つまり、トランジスタ０６のオン・オフ
動作が不確実なものとなり、ひいては電流源としての動
作の信頼性が低下するという問題が生じる。

また、ＯＵＴ端子電圧による変化は、電流源のトランジ
スタＱ４のＶ。、が変化してＲＤＳの変化等により、出
力電流を所定の値に安定して保つことが困難になる。そ
のため、電流源用トランジスタ０４としては、ドレイン
電位の変化に対して出力電流がそれほど影響を受けない
ようにするため、ゲート長の長いトランジスタを用いる
必要がある。

しかしながら、ゲート長の長いトランジスタをチップ上
に形成すると、トランジスタセルの面積が大きくなり、
当然、ゲート・ソース間およびゲート・ドレイン間の寄
生容量も大きくなる。寄生容量が大きくなると、該容置
への電荷の充放電に要する時間も長くかかり、それによ
って高速動作を実現することができないという問題が生
じる。

さらには、スイッチとしてｐチャネル型トランジスタＱ
５およびｎチャネル型トランジスタＱ６を用いているの
で、例えばｐ型基板を使用すると、ｐチャネル型トラン
ジスタＱ５を形成するためにはｎ型ウェルを該ｐ型基板
内に設ける必要がある。これは、同じ導電型チャネルの
トランジスタを２個形成する場合に比べてセル面積が大
きくなるので、好ましいとは言えない。

本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、動作の信頼性を高め、高速動作を可能にす
る電流源回路とそれを用いたＤ／Ａコンバークを提供す
ることを目的としている。

〔課題を解決するための手段、および作用〕上述した従
来技術における課題は、負荷に接続されていない一方の
トランジスタがオン状態の時は負荷に接続されている他
方のトランジスタがオフ状態となるように、かつ、該一
方のトランジスタがオフ状態の時は該他方のトランジス
タが確実にオン状態を維持するように、該他方のトラン
ジスタのゲートを所定電位の直流バイアスによって固定
することにより、解決される。

従って、本発明の１つの形態によれば、所定の直流バイ
アスを受けて動作する電流源としての第１０Ｍｌ５トラ
ンジスタと、該第１のＭＩＳトランジスタと同じ導電形
のチャネルを有する第２のＭＩＳトランジスタと、前記
第１のＭＩＳトランジスタと同じ導電形のチャネルを有
し、ゲートが所定電位の直流バイアスで固定された第３
のＭＩＳトランジスタとを具備し、前記第１のＭ　Ｉ　
Ｓ　トランジスタのソースは所定電位の第１の電源ライ
ンに接続され、前記第２および第３のＭＩＳトランジス
タのソースは該第１のＭＩＳトランジスタのドレインに
接続され、該第２のＭＩＳトランジスタのドレインは前
記第１の電源ラインと異なる所定電位の第２の電源ライ
ンに接続され、該第３のＭＩＳトランジスタのドレイン
は出力端に接続され、前記第２のＭＩＳトランジスタの
ゲートにディジタル入力データを印加し、前記出力端に
接続された負荷に所定の電流を流すようにしたことを特
徴とする電流源回路が提供される。

第３のトランジスタのゲートに印加されるべき所定電位
の直流バイアスは、以下のようにして決定される。

今仮に、第１、第２および第３のトランジスタのチャネ
ルの導電型をｎ型とする。

この構成においては、ディジタル入力データが“ビ″レ
ベルの時は第２のトランジスタはオフ状態にあり、従っ
て、第３のトランジスタはオン状態にあるので、出力端
には所定の電流（Ｉとする）を流す必要がある。条件と
しては、 ■＝β（ＶＧ−ｖ、−ｖｔｈ）”／２−−−−−−−−
−■が成り立つ。ただし、β、Ｖ、　、ＶｓＳＶ□はそ
れぞれ第３のトランジスタの電流増幅率、ゲート電位（
直流バイアス）、ソース電位、スレッショルドレベルを
表す。

一方、ディジタル入力データが゛′Ｈ″ルベルの時は第
２のトランジスタはオン状態にあり、従って、第３のト
ランジスタはオフ状態にあるので、出力端には所定の電
流■を流してはいけない。条件としては、 ■＝β（−ｖ、−ｖｔｈ）２／２・・・・・・・・・・
・・・・・■が成り立つ。

βおよびＶＬｈは定数であるので、■および■の式より
ゲート電位（直流バイアス）ＶＧおよびソース電位Ｖ１
を決定すればよい。これによって、電流源回路として信
頼性の高い動作を保証することができる。一方、第３の
トランジスタのゲートは所定電位の直流バイアスＶＧで
固定されているので、グリッチの発生が大幅に軽減され
、それによって動作の高速化を図ることができる。

また、本発明の好適な実施態様においては、電流源とじ
て第１のトランジスタと直列に第４のＭＩＳトランジス
タを設けてもよい。このように、いわゆる「２段積み」
トランジスタの構成を採用することにより、セル面積を
等測的に小さくしてトランジスタの寄生容量を減らし、
高速動作をさらに助長することができる。詳細について
は、添付図面を参照しつつ後述される実施例を用いて説
明する。

さらに、本発明の他の形態によれば、上述した電流源回
路を複数個有し、各電流源回路内の第１のＭＩＳトラン
ジスタおよび第３のＭＩＳトランジスタの各ゲートにそ
れぞれ所定の直流バイアスを供給するバイアス回路を備
え、各電流源回路内の第２のＭＩＳトランジスタのゲー
トにそれぞれディジタル入力信号の各ビットを印加し、
出力端より該ディジタル入力信号に応じた量の電流をア
ナログ量として取り出すようにしたことを特徴とするデ
ィジタル・アナログ変換器が提供される。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としての電流源回路の回路
構成が示される。同図の例示は、説明の簡単化のため、
ディジタル入力データの１ビット分の構成を示す。

第１図において、Ｑ１１は電流源としてのｎチャネル型
ＭＯ３トランジスタであって、そのソースは低位の電源
ラインｖＳＳ（電圧はＯＶ）に接続され、ゲートには該
トランジスタＱ１１が常にオン状態となるような所定の
直流バイアスＶ１１が印加されている。Ｑ１２はｎチャ
ネル型ＭＯ３トランジスタであって、そのソースはトラ
ンジスタＱ１１のドレインに接続され、ドレインは高位
の電源ラインＶｃｃ（電圧は５Ｖ）に接続されている。

トランジスタＱ１２のゲートにはディジタル入力データ
Ｄ！にが印加されている。Ｑ１３はｎチャネル型ＭＯ３
トランジスタであって、そのソースはトランジスタＱ１
１のドレインに接続され、ドレインすなわち出力端０υ
丁は負荷ＬＤを介して電源ラインＶｃｃに接続されてい
る。トランジスタＱ１３のゲートには所定電位の直流バ
イアスｖ１□が印加されている。

この直流バイアスＶＩ□の大きさとトランジスタＱ１３
のソース電位は、前述した■および■の式より決定され
る。この場合、各電位の間にＶｃｃ（５１／）＞Ｖ、□
〉ソース電位＞Ｖｓｓ　（ＯＶ）の関係があることはも
ちろんである。

このように、Ｖ１２の大きさとソース電位を適宜設定す
ることにより、ディジタル入力データＤＩ）１がＩＩ　
ＨＩＩレベルの時はトランジスタ０１２がオンしてトラ
ンジスタ０１３のソース電位が“Ｈ″レベル上昇し、そ
れによって該トランジスタＱ１３はカットオフ状態とな
り、一方、データＤＩＮが“Ｌ”レベルの時はトランジ
スタロ１２がカットオフしてトランジスタロ１３がオン
し、負荷ＬＤに所定の電流が流れる。この時、出力端Ｏ
ＵＴの電位は負荷の電圧降下によってＶｃｃの電位より
も低くなるが、ｖ、２の大きさは前述した条件を満足す
るように設定されているので、トランジスタＱ１３のオ
ン状態は確実に維持される。これによって、電流源回路
として信頼性の高い動作が得られると共に、トランジス
タΩ１３のゲートが所定の直流バイアスｖｌ□で固定さ
れていることによりグリッチの発生が大幅に軽減される
。これは、動作の高速化につながる。

第２図には第１図実施例の変形例の回路構成が示される
。同図の例示は、第１図におけるｎチャネル型ＭＯＳト
ランジスタＱ１１　、Ω１２　、Ω１３の代わりに、ｐ
チャネル型ＭＯ３トランジスタＱ２１、Ｑ２２、Ω２３
によって構成した場合を示す。

その動作形態、および直流バイアスｖ２□の大きさとト
ランジスタ０２３のソース電位の決定方法については第
１図実施例の場合と同様であるので、その説明は省略す
る。ただしこの場合には、データＤｌやか“Ｌ”レベル
の時にトランジスタＱ２３がカットオフ状態となり、デ
ータＤＩＮが′Ｈ”レベルの時にトランジスタロ２３が
オンし、負荷ＬＤに所定の電流が流れる。

第３図には本発明の他の実施例としての電流源回路の回
路構成が示される。

第１図実施例の構成に対し、ｎチャネル型トランジスタ
Ｑ１１〜Ｑ１３をｎチャネル型トランジスタ０３１〜０
３３に置き換え、さらに、本実施例の構成上の特徴とし
て、所定の直流バイアスｖ３□を受けて電流源として動
作するｎチャネル型トランジスタΩ３４がトランジスタ
Ｑ３１のドレインとトランジスタＱ３２および０３３の
ソースとの間に設けられている。

このように、電流源として２段積みトランジスタの構成
を採用することにより、セル面積を等測的に小さくして
トランジスタの寄生容量を減らすことができ、それによ
って、第１図回路の動作速度をさらに高速に助長するこ
とができる。この理由について、以下、第４図（ａ）、
　（ｂ）および第５図（ａ）、　（ｂ）を参照しながら
説明する。

第４図（ａ）、（ｂ）　はそれぞれ、電流源として用い
られる単体トランジスタの構成、およびその等価回路を
示し、第５図（ａ）、　（ｂ）　はそれぞれ、電流源と
して用いられる２段積みトランジスタの構成、およびそ
の等価回路を示す。この場合、単体トランジスタについ
ては、ドレイン電圧Ｖ。の変化に対する出力電流Ｉ０の
変化の割合は、 ｄ　Ｉｏ／　ｄ　Ｖｏ　＝　ｌ　／　ｒｏ　　・・・・
・・・・・・・・・・・・・・・・・・・・（１）で表
され、一方、２段積みトランジスタについては、 ｄｌｏ／　ｄＶｏ＝　１／　（ｇ−・ｒｏ−ｒｏ）　−
−（２）で表される。ただし、ｇ、はトランジスタの伝
達コンダクタンスを表す。また、出力電流Ｉ０は、■＝
β（（ＶＧ　−ｖｔｈ）　　−ｖ。

−ｖｏ　”　／２）・・・・・・・・・・・・・・・・
・・（３）で表される。ここでβは、 β＝Ｗ・μ・ε。や／　（Ｌ　−ｔ、、）・・・・・・
・・・（４）で表される。ただし、Ｗはゲート幅、Ｌは
ゲート長、μはキャリア移動度、ε。８はゲート絶縁膜
の誘電率、ｔ　Ｏｗｌはゲート絶縁膜の厚さ、をそれぞ
れ示す。

上述した（１）〜（４）の式から明らかなように、２段
積みトランジスタのゲート長は、単体トランジスタのそ
れに比して、短くても直線性が保証される。このことは
、同じ電流をトランジスタに流す場合を考えると、ゲー
ト長が１／ｎになれば、ゲート幅も１／ｎとなり、チャ
ネル領域の面積が１／ｎ２になることを意味するもので
ある。

第３図に戻って、本実施例では電流源としての２段積み
トランジスタ０３１およびΩ３４のうぢ、スイッチ用ト
ランジスタＱ３３　に近い方のトランジスタＱ３４につ
いては、もう一方のトランジスタＱ３１に比べてチャネ
ル領域を小さく形成しである。−般に、トランジスタに
は接合容量等の多くの寄生容量が形成されるが、その容
量に電荷が充放電されると動作速度的に不利になる。そ
こで本実施例では、トランジスタＱ３１およびΩ３４の
接続点の電位ｖ１の変化に比べて電圧変化の大きいスイ
ッチ用トランジスタＱ３３のソース電位ｖ２につながる
トランジスタＱ３４のセルサイズ（チャネル領域）を小
さく形成し、それによって、寄生容量への充放電の量が
小さくて済むようにし、高速動作を可能にしている。

第６図には第３図実施例の変形例の回路構成が示される
。同図の例示は、第３図におけるｎチャネル型ＭＯ３ト
ランジスタＱ３１　、Ω３２、Ｑ３３およびΩ３４の代
わりに、ｐチャネル型ＭＯ３トランジスタＱ６１　、Ω
６２　、Ω６３およびΩ６４によって構成した場合を示
す。

その動作形態、負荷に接続されるトランジスタＱ６３の
直流バイアスｖ６３の大きさおよびソース電位の決定方
法、および、スイッチ用トランジスタＱ６３に近い方の
トランジスタＱ６４のチャネル領域をもう一方のトラン
ジスタ０６１のそれに比べて小さく形成すること、につ
いては第１図実施例の場合と同様であるので、その説明
は省略する。

ただしこの場合には、第７図に示されるように、データ
ＤＩＮが“Ｈ″レベル時はトランジスタＱ６２は力γト
オフ状態にあり、ノードＮＮの電位は“Ｈ″レベルなる
のでトランジスタΩ６３がオンし、負荷ＬＤに所定の電
流■。が流れている。データＤＩＮが゛Ｌ″ルベルに変
化すると、トランジスタＱ６２がオンしてノードＮＮの
電位が“Ｌ”レベルに低下し、それによってトランジス
タＱ６３はカットオフし、電流Ｉ。の流れは止む。

第８図には第６図の電流源回路を用いたＤ／Ａコンバー
タの一構成例が示される。

同図において、Ｉ８１〜ｌＳｏはそれぞれ第６図に示さ
れる電流源回路、ＶＣはバイアス回路であって、各電流
源回路のトランジスタＱ６１　、トランジスタＱ６４お
よびトランジスタＱ６３の各ゲートにそれぞれ所定の直
流バイアスＶ＠ｌ、Ｖ１１□、ｖ６．を供給する機能を
有している。第８図のＤ／Ａコンバータによれば、ディ
ジタル入力信号ＤＩＭの各ビットデータに応答して各電
流源回路内の対応するトランジスタＱ６２がオン・オフ
することにより、各電流源回路内の対応するトランジス
タＱ６３を介して所定の電流が出力端ＯＵＴに取りされ
るようになっている。つまり、入力されたディジタル信
号ＤＩＮに応じた量の電流がアナログ量として出力端０
［ＩＴに現れ、Ｄ／Ａ変換が行われるようになっている
。

〔発明の効果〕

以上説明したように本発明によれば、負荷に接続されて
いるトランジスタのゲートを所定電位の直流バイアスに
よって固定することにより、電流源回路として信頼性の
高い動作を保証することができ、同時に、グリッチの発
生を大幅に軽減して動作の高速化を図ることができる。

また、電流源として２段積みトランジスタの構成を採用
した場合には、セル面積を等測的に小さくすることがで
き、それによってトランジスタの寄生容量を減らし、高
速動作をさらに助長することができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての電流源回路の構成を
示す回路図、 第２図は第１図実施例の変形例の回路図、第３図は本発
明の他の実施例としての電流源回路の構成を示す回路図
、 第４図（ａ）および（ｂ）は電流源として用いられる単
体トランジスタの構成およびその等価回路を示す図、 第５図（ａ）および（ｂ）は電流源として用いられる２
段積みトランジスタの構成およびその等価回路を示す図
、 第６図は第３図実施例の変形例の回路図、第７図は第６
図回路の各部の動作波形図、第８図は第６図の電流源回
路を用いたＤ／Ａコンバータの一構成例を示す回路図、 第９図は典型的な電流出力形Ｄ／Ａコンバータの一構成
例を概略的に示した図、 第１０図は従来形の一例としての電流源回路の構成を示
す回路図、 第１１図は第１０図回路の動作波形図、第１２図は従来
形の他の例としての電流源回路の構成を示す回路図、 である。 （符号の説明） Ｑ１１、　Ω２１．　Ω３１．　Ω６１・・・第１のＭ
ＩＳトランジスタ、Ω１２、Ｑ２２．Ω３２．　Ω６２
・・・第２のＭＩＳトランジスタ、Ω１３．　Ω２３．
　Ω３３．　Ω６３・・・第３０Ｍｌ５トランジスタ、
Ω３４．　Ω６４・・・第４のＭＩＳトランジスタ、０
１１１・・・ディジタル入力データ、ＬＤ・・・負荷、 Ｖｃｃ、　Ｖｓｓ・・・電源ライン、 ＯＵＴ・・・出力端、 Ｖ１１＋　Ｖ１２１　Ｖ２１＋　ｖ２２１　Ｖ３１＋　
Ｖ３２１　Ｖ３ｊ＋Ｖｆ１１＋Ｖｌｉ□、ｖ６３・・・
所定の直流バイアス、ＩＳ、〜■Ｓ１・・・電流源回路
、 ＶＣ・・・バイアス回路。

Claims (1)

1. 【特許請求の範囲】 １、所定の直流バイアス（Ｖ＿１＿１、Ｖ＿２＿１；Ｖ
   ＿３＿１、Ｖ＿６＿１）を受けて動作する電流源として
   の第１のＭＩＳトランジスタ（Ｑ１１、Ｑ２１、Ｑ３１
   、Ｑ６１）と、該第１のＭＩＳトランジスタと同じ導電
   形のチャネルを有する第２のＭＩＳトランジスタ（Ｑ１
   ２、Ｑ２２、Ｑ３２、Ｑ６２）と、 前記第１のＭＩＳトランジスタと同じ導電形のチャネル
   を有し、ゲートが所定電位の直流バイアス（Ｖ＿１＿２
   、Ｖ＿２＿２；Ｖ＿３＿３、Ｖ＿６＿３）で固定された
   第３のＭＩＳトランジスタ（Ｑ１３、Ｑ２３、Ｑ３３、
   Ｑ６３）とを具備し、前記第１のＭＩＳトランジスタの
   ソースは所定電位の第１の電源ライン（Ｖｓｓ、Ｖｃｃ
   ）に接続され、前記第２および第３のＭＩＳトランジス
   タのソースは該第１のＭＩＳトランジスタのドレインに
   接続され、該第２のＭＩＳトランジスタのドレインは前
   記第１の電源ラインと異なる所定電位の第２の電源ライ
   ン（Ｖｃｃ、Ｖｓｓ）に接続され、該第３のＭＩＳトラ
   ンジスタのドレインは出力端（ＯＵＴ）に接続され、 前記第２のＭＩＳトランジスタのゲートにディジタル入
   力データ（Ｄ＿Ｉ＿Ｎ）を印加し、前記出力端に接続さ
   れた負荷（ＬＤ）に所定の電流を流すようにしたことを
   特徴とする電流源回路。 ２、所定の直流バイアス（Ｖ＿３＿２、Ｖ＿６＿２）を
   受けて動作する電流源としての第４のＭＩＳトランジス
   タ（Ｑ３４、Ｑ６４）をさらに具備し、該第４のＭＩＳ
   トランジスタは、前記第１のＭＩＳトランジスタと前記
   第２および第３のＭＩＳトランジスタとの間に接続され
   、該第１のＭＩＳトランジスタと同じ導電形のチャネル
   を有し、該第１のＭＩＳトランジスタに比べてチャネル
   領域が小さく形成されている、請求項１記載の電流源回
   路。 ３、複数個の請求項１記載の電流源回路（ＩＳ＿ｉ〜Ｉ
   Ｓ＿ｎ）と、 各電流源回路内の第１のＭＩＳトランジスタおよび第３
   のＭＩＳトランジスタの各ゲートにそれぞれ所定の直流
   バイアスを供給するバイアス回路（ＶＣ）とを具備し、 各電流源回路内の第２のＭＩＳトランジスタのゲートに
   それぞれディジタル入力信号の各ビットを印加し、出力
   端（ＯＵＴ）より該ディジタル入力信号に応じた量の電
   流をアナログ量として取り出すようにしたことを特徴と
   するディジタル・アナログ変換器。