JPH02288731A - Ｄ―ａ変換器 - Google Patents
Ｄ―ａ変換器Info
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- JPH02288731A JPH02288731A JP11112089A JP11112089A JPH02288731A JP H02288731 A JPH02288731 A JP H02288731A JP 11112089 A JP11112089 A JP 11112089A JP 11112089 A JP11112089 A JP 11112089A JP H02288731 A JPH02288731 A JP H02288731A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル信号をアナログ信号に変換する
Ｄ−Ａ変換器に関し、特にＤ−Ａ変換器を集積回路化し
た場合の浮遊容量の低減に関する。
Ｄ−Ａ変換器に関し、特にＤ−Ａ変換器を集積回路化し
た場合の浮遊容量の低減に関する。
第２図は従来のＤ−Ａ変換器の構成を示すブロック図で
ある。ディジタル信号入力端子１がら入力されたディジ
タル信号はラッチ回路２で一定時間保持された後、Ｄ−
Ａ変換ブロック３に与えられる。ラッチ回路２にはクロ
ック信号（以下ＣＬＫと略す）５０が与えられており、
ＣＬＫが“Ｈ”のときに、ディジタル信号を取込む。Ｄ
−Ａ変換ブロック３は電流スイッチ回路４．電流源回路
５より成る。電流源回路５は、バイアス回路６がらバイ
アス電圧が与えられている。電流スイッチ回路４は、ラ
ッチ回路２から与えられるディジタル信号に応じ切り替
わり、電流源回路５により生成された電流を選択的に抵
抗７に流す。そして、抵抗７で生じる電圧降下に応じた
アナログ信号がアナログ信号出力端子８に出力される。
ある。ディジタル信号入力端子１がら入力されたディジ
タル信号はラッチ回路２で一定時間保持された後、Ｄ−
Ａ変換ブロック３に与えられる。ラッチ回路２にはクロ
ック信号（以下ＣＬＫと略す）５０が与えられており、
ＣＬＫが“Ｈ”のときに、ディジタル信号を取込む。Ｄ
−Ａ変換ブロック３は電流スイッチ回路４．電流源回路
５より成る。電流源回路５は、バイアス回路６がらバイ
アス電圧が与えられている。電流スイッチ回路４は、ラ
ッチ回路２から与えられるディジタル信号に応じ切り替
わり、電流源回路５により生成された電流を選択的に抵
抗７に流す。そして、抵抗７で生じる電圧降下に応じた
アナログ信号がアナログ信号出力端子８に出力される。
第３図はＤ−Ａ変換ブロック３の具体的な回路構成を示
す回路図である。この図では最下位ビットＡと最上位ビ
ットＺのみを記載しているが、途中にも同様の回路構成
を有する各ビットが存在する。最下位ビットＡは電流ス
イッチ回路４を構成する差動対ＮＰＮ ）ランジスタＱ
ｌ、Ｑ２、電流源回路５を構成するＮＰＮ ）ランジス
タＱ３と抵抗１３より成る。トランジスタＱｌ、Ｑ２の
ベースにはラッチ回路２からディジタル信号入力端子１
１．１２を介して各々逆極性のディジタル信号が与えら
れる。トランジスタＱ３は、コレクタがトランジスタＱ
１．Ｑ２のエミッタ共通接続点に接続されるとともに、
エミッタが抵抗１３を介し接地されており、バイアス回
路６よりバイアス端子１４を介してベースに与えられる
バイアス電圧に応じた電流を流す。Ｃ１はトランジスタ
Ｑ３のコレクタに生じる浮遊容量を示す。
す回路図である。この図では最下位ビットＡと最上位ビ
ットＺのみを記載しているが、途中にも同様の回路構成
を有する各ビットが存在する。最下位ビットＡは電流ス
イッチ回路４を構成する差動対ＮＰＮ ）ランジスタＱ
ｌ、Ｑ２、電流源回路５を構成するＮＰＮ ）ランジス
タＱ３と抵抗１３より成る。トランジスタＱｌ、Ｑ２の
ベースにはラッチ回路２からディジタル信号入力端子１
１．１２を介して各々逆極性のディジタル信号が与えら
れる。トランジスタＱ３は、コレクタがトランジスタＱ
１．Ｑ２のエミッタ共通接続点に接続されるとともに、
エミッタが抵抗１３を介し接地されており、バイアス回
路６よりバイアス端子１４を介してベースに与えられる
バイアス電圧に応じた電流を流す。Ｃ１はトランジスタ
Ｑ３のコレクタに生じる浮遊容量を示す。
最上位ビット２も電流スイッチ回路４を構成する差動対
ＮＰＮ トランジスタＱ４．Ｑ５、電流源回路５を構成
するＮＰＮ トランジスタＱ６と抵抗１７より成る。こ
れら素子の接続関係は最下位ビットＡに示したのと同様
である。なお、Ｃ２はトランジスタＱ６のコレクタに生
ずる浮遊容量を示す。
ＮＰＮ トランジスタＱ４．Ｑ５、電流源回路５を構成
するＮＰＮ トランジスタＱ６と抵抗１７より成る。こ
れら素子の接続関係は最下位ビットＡに示したのと同様
である。なお、Ｃ２はトランジスタＱ６のコレクタに生
ずる浮遊容量を示す。
次に動作について説明する。今、ラッチ回路２に第４図
（ａ）に示すようなＣＬＫ５０が、ディジタル信号入力
端子１に第４図（ｂ）に示すようなディジタル信号が各
々与えられているとする。ラッチ回路２は、ＣＬＫ５０
の立ち上り時点でのディジタル信号のレベルを一定時間
遅れてラッチしてディジタル信号入力端子１１，１２，
１５．１６に与える。ディジタル信号入力端子１１と１
２．１５と１６には各々第４図（Ｃ）に示すような逆位
相の信号が与えられており、この信号に応じてトランジ
スタＱ１〜Ｑ４が０Ｎ１０ＦＦＬ、電流源回路５である
トランジスタＱ３．Ｑ６を流れる電流の電流経路の切り
換えが行われ、抵抗７に流れる電流が変化し、それに応
じたアナログ信号がアナログ信号出力端子８に出力され
る。
（ａ）に示すようなＣＬＫ５０が、ディジタル信号入力
端子１に第４図（ｂ）に示すようなディジタル信号が各
々与えられているとする。ラッチ回路２は、ＣＬＫ５０
の立ち上り時点でのディジタル信号のレベルを一定時間
遅れてラッチしてディジタル信号入力端子１１，１２，
１５．１６に与える。ディジタル信号入力端子１１と１
２．１５と１６には各々第４図（Ｃ）に示すような逆位
相の信号が与えられており、この信号に応じてトランジ
スタＱ１〜Ｑ４が０Ｎ１０ＦＦＬ、電流源回路５である
トランジスタＱ３．Ｑ６を流れる電流の電流経路の切り
換えが行われ、抵抗７に流れる電流が変化し、それに応
じたアナログ信号がアナログ信号出力端子８に出力され
る。
トランジスタＱ３．Ｑ６のベースにはバイアス回路６か
らバイアス電圧が与えられており、この電圧に応じた電
流がトランジスタＱ３．Ｑ６を流れる。今、バイアス電
圧をｖ トランジスタＱ１４ゝ ３に流れる電流を１１抵抗１３の抵抗値をＲ１３、トラ
ンジスタＱ３のベース・エミッタ間電圧を■ とする
と、 Ｅ３ Ｖ −Ｖ ＋ｌ−Ｒ１８−（１）１４ ８Ｅ３ となる。一般に、ＮビットＤ−Ａ変換器において、最上
位ビット２のトランジスタＱ６に流れる電流Ｉ６は −２Ｘ１ となるように構成されている。この電流比を実現するた
めにはトランジスタＱ３とＱ６のエミッタ面積比を２
、抵抗１３と１５の抵抗値の比を１／２ にしなけ
ればならないことは一般によく知られている。また、一
般にトランジスタに流れる電流は、 Ａｏｘｔｓｘｅｘｐ （ｑ”ＶＢＢ／ｋＴ）Ａｏ；エミ
ッタ面積係数 Ｉ８：単位面積当りの逆方向飽和電流 ｑ；電子の電荷 ｖ ：トランジスタのベース・エミッタ間ＩＥ 電圧 Ｔ：絶対温度 に：ボルツマン定数 となる。
らバイアス電圧が与えられており、この電圧に応じた電
流がトランジスタＱ３．Ｑ６を流れる。今、バイアス電
圧をｖ トランジスタＱ１４ゝ ３に流れる電流を１１抵抗１３の抵抗値をＲ１３、トラ
ンジスタＱ３のベース・エミッタ間電圧を■ とする
と、 Ｅ３ Ｖ −Ｖ ＋ｌ−Ｒ１８−（１）１４ ８Ｅ３ となる。一般に、ＮビットＤ−Ａ変換器において、最上
位ビット２のトランジスタＱ６に流れる電流Ｉ６は −２Ｘ１ となるように構成されている。この電流比を実現するた
めにはトランジスタＱ３とＱ６のエミッタ面積比を２
、抵抗１３と１５の抵抗値の比を１／２ にしなけ
ればならないことは一般によく知られている。また、一
般にトランジスタに流れる電流は、 Ａｏｘｔｓｘｅｘｐ （ｑ”ＶＢＢ／ｋＴ）Ａｏ；エミ
ッタ面積係数 Ｉ８：単位面積当りの逆方向飽和電流 ｑ；電子の電荷 ｖ ：トランジスタのベース・エミッタ間ＩＥ 電圧 Ｔ：絶対温度 に：ボルツマン定数 となる。
ここで上記のようなエミツタ面積比を有するトランジス
タの構成について説明する。第５図はトランジスタＱ１
の構造を説明するための図であり、このうち第５図（ａ
）は平面図、第５図（ｂ）は平面図におけるＡ−Ａ線で
の断面図である。第５図（ａ）に示す平面図において、
エミッタ領域２５ａをベース領域２６ａが囲み、ベース
領域２６ａとは別領域にコレクタ領域２７ａが設けられ
ており、これらの領域を囲むように分離領域２８ａが設
けられている。
タの構成について説明する。第５図はトランジスタＱ１
の構造を説明するための図であり、このうち第５図（ａ
）は平面図、第５図（ｂ）は平面図におけるＡ−Ａ線で
の断面図である。第５図（ａ）に示す平面図において、
エミッタ領域２５ａをベース領域２６ａが囲み、ベース
領域２６ａとは別領域にコレクタ領域２７ａが設けられ
ており、これらの領域を囲むように分離領域２８ａが設
けられている。
第５図（ｂ）に示す断面図において、Ｐ形基板３０上に
ｎ＋埋込層３１．ｎ エピタキシャル層３２が形成され
ている。ｎ エピタキシャル層３２上の一部にはＰ拡散
領域より成るベース領域２６ａが形成されている。ｎ
エピタキシャル層３２をはさんでｐ 拡散層より成る分
離領域２８ａが形成されている。
ｎ＋埋込層３１．ｎ エピタキシャル層３２が形成され
ている。ｎ エピタキシャル層３２上の一部にはＰ拡散
領域より成るベース領域２６ａが形成されている。ｎ
エピタキシャル層３２をはさんでｐ 拡散層より成る分
離領域２８ａが形成されている。
一般に基板３０に最低電位（例えば接地電位）が与えら
れるので、分離領域２８ａも最低電位となる。また、ｎ
エピタキシャル層３２とｎ＋埋込層３１はコレクタ領
域２７ａと同電位になる。
れるので、分離領域２８ａも最低電位となる。また、ｎ
エピタキシャル層３２とｎ＋埋込層３１はコレクタ領
域２７ａと同電位になる。
そのため、ｎ 埋込層３１と基板３０の接合、ｎ エピ
タキシャル層３２と分離領域２８ａの接合、およびｎ
エピタキシャル層３２と基板３０の接合には逆バイアス
がかかり、それぞれの境界より空乏層が拡がる。この空
乏層が浮遊容ＥｔＣ１となる。浮遊容量の０１大きさは
、ｎ−エピタキシャル層３２と分離領域２８ａ及び基板
３０との接合面積がｎ＋埋め込み層３１と基板３０のそ
れよりはるかに大きいことに鑑みれば、ｎ エピタキシ
ャル＠３２の側面積と底面積との和にほぼ比例すること
になる。
タキシャル層３２と分離領域２８ａの接合、およびｎ
エピタキシャル層３２と基板３０の接合には逆バイアス
がかかり、それぞれの境界より空乏層が拡がる。この空
乏層が浮遊容ＥｔＣ１となる。浮遊容量の０１大きさは
、ｎ−エピタキシャル層３２と分離領域２８ａ及び基板
３０との接合面積がｎ＋埋め込み層３１と基板３０のそ
れよりはるかに大きいことに鑑みれば、ｎ エピタキシ
ャル＠３２の側面積と底面積との和にほぼ比例すること
になる。
第６図はトランジスタＱ６を集積回路化した場合の平面
図である。トランジスタＱ６のエミッタ面積比をトラン
ジスタＱ３の２ 倍にするのに最も簡単な方法として
は単純にトランジスタＱ３を２ 個並列に並べる方法
があるが、このようにすると面積の増大を招くので、−
船釣には第６図に示すように、ベース領域２６ｂの中に
トランジスタＱ３のエミッタ領域２５ａと同じ形状のエ
ミッタ領域２５ｂを複数個並べ、ベース領域２５ｂとは
別領域にコレクタ領域２７ｂを設け、これらの領域を囲
むように分離領域２８ｂを設けている。このようにした
方が、トランジスタＱ３を複数個並列に並べた場合と比
較し、ｎ エピタキシャル層３２の底面積及び側面積が
小さくなり、浮遊容量を減らすこともできる。しかし、
第５図に示したトランジスタＱ３の形状に比べるとトラ
ンジスタＱ６の方が明らかにｎ エピタキシャル層３２
の側面積及び底面積が大きいことがわかる。
図である。トランジスタＱ６のエミッタ面積比をトラン
ジスタＱ３の２ 倍にするのに最も簡単な方法として
は単純にトランジスタＱ３を２ 個並列に並べる方法
があるが、このようにすると面積の増大を招くので、−
船釣には第６図に示すように、ベース領域２６ｂの中に
トランジスタＱ３のエミッタ領域２５ａと同じ形状のエ
ミッタ領域２５ｂを複数個並べ、ベース領域２５ｂとは
別領域にコレクタ領域２７ｂを設け、これらの領域を囲
むように分離領域２８ｂを設けている。このようにした
方が、トランジスタＱ３を複数個並列に並べた場合と比
較し、ｎ エピタキシャル層３２の底面積及び側面積が
小さくなり、浮遊容量を減らすこともできる。しかし、
第５図に示したトランジスタＱ３の形状に比べるとトラ
ンジスタＱ６の方が明らかにｎ エピタキシャル層３２
の側面積及び底面積が大きいことがわかる。
そのため、トランジスタＱ６の有する浮遊容量Ｃ２はト
ランジスタＱ３の浮遊容量Ｃ１よりも大きくなる。
ランジスタＱ３の浮遊容量Ｃ１よりも大きくなる。
ディジタル信号は前述のようにＣＬＫ５０の立上りに同
期してラッチ回路２に取り込まれるので、ラッチ回路２
の内部において容量結合などによりＣＬＫ５０の高周波
成分（エツジ部）が出力されるディジタル信号に漏れて
きたり（第４図（ｅ）のＮ１）、入力されるディジタル
信号の高周波成分（エツジ部）が出力されるディジタル
信号に漏れたりする（第４図（Ｃ）のＮ２）。このディ
ジタル信号で差動トランジスタＱｌ、Ｑ２．及びＱ４゜
Ｑ５を切り替えると、差動トランジスタの共通エミッタ
につく浮遊容量（−トランジスタＱ３．Ｑ６のコレクタ
の浮遊容量）に高周波電流が流れることになる。そうす
ると、その高周波電流が負荷抵抗７にも流れることにな
るので、アナログ信号出力端子８にもそれに対応する電
圧出力がでる（第４図（ｄ）の８３）。この不要な電圧
出力はラッチ回路２での容量結合の大きさ及び差動トラ
ンジスタの共通エミッタにつく浮遊容量（前述のように
電流源回路５を構成するトランジスタＱ３゜Ｑ６のｎ
エピタキシャル層３２の側面積及び底面積で決まる）の
大きさに依存する。また、ＣＬＫ５０及びディジタル信
号Ｘのエツジ部分の立ち上がり速度にも依存する。
期してラッチ回路２に取り込まれるので、ラッチ回路２
の内部において容量結合などによりＣＬＫ５０の高周波
成分（エツジ部）が出力されるディジタル信号に漏れて
きたり（第４図（ｅ）のＮ１）、入力されるディジタル
信号の高周波成分（エツジ部）が出力されるディジタル
信号に漏れたりする（第４図（Ｃ）のＮ２）。このディ
ジタル信号で差動トランジスタＱｌ、Ｑ２．及びＱ４゜
Ｑ５を切り替えると、差動トランジスタの共通エミッタ
につく浮遊容量（−トランジスタＱ３．Ｑ６のコレクタ
の浮遊容量）に高周波電流が流れることになる。そうす
ると、その高周波電流が負荷抵抗７にも流れることにな
るので、アナログ信号出力端子８にもそれに対応する電
圧出力がでる（第４図（ｄ）の８３）。この不要な電圧
出力はラッチ回路２での容量結合の大きさ及び差動トラ
ンジスタの共通エミッタにつく浮遊容量（前述のように
電流源回路５を構成するトランジスタＱ３゜Ｑ６のｎ
エピタキシャル層３２の側面積及び底面積で決まる）の
大きさに依存する。また、ＣＬＫ５０及びディジタル信
号Ｘのエツジ部分の立ち上がり速度にも依存する。
従来のＤ−Ａ変換器は以上のように構成されているので
、ビット数が大きくなったり、電流源回路５を構成する
基準となるトランジスタＱ３のサイズが大きくなると、
電流源回路５を構成するその他のトランジスタのサイズ
も大きくなり、これらのトランジスタのｎ エピタキシ
ャル層３２の側面積及び底面積が増大する。その結果、
浮遊容量が大きくなり、クロックノイズ等の不要な信号
が出力端子８へのアナログ信号に漏れてくる度合が大き
くなるという問題点があった。
、ビット数が大きくなったり、電流源回路５を構成する
基準となるトランジスタＱ３のサイズが大きくなると、
電流源回路５を構成するその他のトランジスタのサイズ
も大きくなり、これらのトランジスタのｎ エピタキシ
ャル層３２の側面積及び底面積が増大する。その結果、
浮遊容量が大きくなり、クロックノイズ等の不要な信号
が出力端子８へのアナログ信号に漏れてくる度合が大き
くなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、不要な信号がアナログ信号に漏れないＤ−Ａ
変換器を得ることを目的とする。
たもので、不要な信号がアナログ信号に漏れないＤ−Ａ
変換器を得ることを目的とする。
この発明に係るＤ−Ａ変換器は、各々サイズの異なるト
ランジスタを含み、前記サイズに応じた電流を導出する
複数の電流源と、前記複数の電流源各々に接続され、２
入力に逆位相のディジタル信号が各々与えられる差動対
トランジスタより成リ、該ディジタル信号に応じて前記
電流源の切り替えを行う複数の電流切替えスイッチとを
備えたＤ−Ａ変換器において、前記電流源を構成するサ
イズの異なるトランジスタのうちサイズの小さいトラン
ジスタと同サイズのトランジスタを前記複数の差動対ト
ランジスタのエミッタ共通接続点と前記電流源との間に
各々直列に接続している。
ランジスタを含み、前記サイズに応じた電流を導出する
複数の電流源と、前記複数の電流源各々に接続され、２
入力に逆位相のディジタル信号が各々与えられる差動対
トランジスタより成リ、該ディジタル信号に応じて前記
電流源の切り替えを行う複数の電流切替えスイッチとを
備えたＤ−Ａ変換器において、前記電流源を構成するサ
イズの異なるトランジスタのうちサイズの小さいトラン
ジスタと同サイズのトランジスタを前記複数の差動対ト
ランジスタのエミッタ共通接続点と前記電流源との間に
各々直列に接続している。
この発明においては、電流源を構成するサイズの異なる
トランジスタのうちサイズの小さいトランジスタと同サ
イズのトランジスタを複数の差動対トランジスタのエミ
ッタ共通接続点と電流源との間に各々直列に接続したの
で、差動対トランジスタのエミッタ共通接続点に生じる
浮遊容量が小さくなる。
トランジスタのうちサイズの小さいトランジスタと同サ
イズのトランジスタを複数の差動対トランジスタのエミ
ッタ共通接続点と電流源との間に各々直列に接続したの
で、差動対トランジスタのエミッタ共通接続点に生じる
浮遊容量が小さくなる。
第１図はこの発明に係るＤ−Ａ変換器の一実施例を示す
回路図である。図において、第３図に示した従来回路と
の相違点は、トランジスタＱｌ。
回路図である。図において、第３図に示した従来回路と
の相違点は、トランジスタＱｌ。
Ｑ２のエミッタ共通接続点とトランジスタＱ３のコレク
タ間、トランジスタＱ４．Ｑ５のエミッタ共通接続点と
トランジスタＱ６のコレクタ間にトランジスタＱ３と同
じサイズを持つＮＰＮ ）ランジスタＱＩＯ，Ｑ２０を
各々設けたことである。
タ間、トランジスタＱ４．Ｑ５のエミッタ共通接続点と
トランジスタＱ６のコレクタ間にトランジスタＱ３と同
じサイズを持つＮＰＮ ）ランジスタＱＩＯ，Ｑ２０を
各々設けたことである。
トランジスタＱＩＯはコレクタがトランジスタＱ１、Ｑ
２のエミッタ共通接続点に、エミッタがトランジスタＱ
３のコレクタに、ベースがバイアス端子１００に各々接
続されている。トランジスタＱ２０は、コレクタがトラ
ンジスタＱ４．Ｑ５のエミッタ共通接続点に、エミッタ
がトランジスタＱ６のコレクタに、ベースがバイアス端
子１００に各々接続されている。その他の構成は従来と
同様である。
２のエミッタ共通接続点に、エミッタがトランジスタＱ
３のコレクタに、ベースがバイアス端子１００に各々接
続されている。トランジスタＱ２０は、コレクタがトラ
ンジスタＱ４．Ｑ５のエミッタ共通接続点に、エミッタ
がトランジスタＱ６のコレクタに、ベースがバイアス端
子１００に各々接続されている。その他の構成は従来と
同様である。
次に動作について説明する。バイアス端子１４゜１００
にはバイアス回路６から各々適切なバイアス電圧が与え
られている。そして、ディジタル信号入力端子１１と１
２．１５と１６には従来と同様逆位相の信号がラッチ回
路２より与えられる。
にはバイアス回路６から各々適切なバイアス電圧が与え
られている。そして、ディジタル信号入力端子１１と１
２．１５と１６には従来と同様逆位相の信号がラッチ回
路２より与えられる。
トランジスタＱ１．Ｑ２．Ｑ４．Ｑ５が与えられる信号
に応じ選択的に従来と同様に導通し、抵抗７を介してア
ナログ信号出力端子８よりアナログ信号が出力される。
に応じ選択的に従来と同様に導通し、抵抗７を介してア
ナログ信号出力端子８よりアナログ信号が出力される。
トランジスタＱＩＯ，Ｑ２０はトランジスタＱ３と同サ
イズであるため、ｎ−エピタキシャル層３２の側面積及
び底面積は、トランジスタＱ６のそれに比べてはるかに
小さくなる（第４図参照）。
イズであるため、ｎ−エピタキシャル層３２の側面積及
び底面積は、トランジスタＱ６のそれに比べてはるかに
小さくなる（第４図参照）。
そのためトランジスタＱ２０のコレクタに生じる浮遊容
量Ｃ２はトランジスタＱ６のそれに比べて著しく減少す
る。つまり、トランジスタＱ４．Ｑ５のエミッタ共通接
続点に生じる浮遊容量の減少がはかれる。なお、トラン
ジスタＱＩＯ，Ｑ２０のサイズをトランジスタＱ３と同
サイズにすることにより、トランジスタＱ３．Ｑ６に与
えられる電流量は少なくなるが、トランジスタＱ３．Ｑ
６に流れる電流比はトランジスタＱ３．Ｑ６のエミツタ
面積比で決定されるものであるので、トランジスタＱ３
．Ｑ６に流れる電流の比は従来と同様である。
量Ｃ２はトランジスタＱ６のそれに比べて著しく減少す
る。つまり、トランジスタＱ４．Ｑ５のエミッタ共通接
続点に生じる浮遊容量の減少がはかれる。なお、トラン
ジスタＱＩＯ，Ｑ２０のサイズをトランジスタＱ３と同
サイズにすることにより、トランジスタＱ３．Ｑ６に与
えられる電流量は少なくなるが、トランジスタＱ３．Ｑ
６に流れる電流比はトランジスタＱ３．Ｑ６のエミツタ
面積比で決定されるものであるので、トランジスタＱ３
．Ｑ６に流れる電流の比は従来と同様である。
また、図示していない中間の各ビット中のＤ−Ａ変換ブ
ロックにおいても、電流スイッチ回路４を構成する差動
対トランジスタのエミッタ共通接続点と、電流源回路５
を構成するトランジスタのコレクタ間にトランジスタＱ
３と同サイズのトランジスタを接続することにより、電
流スイッチ回路４を構成する差動対トランジスタのエミ
ッタ共通接続点に生ずる浮遊容量が著しく減少する。
ロックにおいても、電流スイッチ回路４を構成する差動
対トランジスタのエミッタ共通接続点と、電流源回路５
を構成するトランジスタのコレクタ間にトランジスタＱ
３と同サイズのトランジスタを接続することにより、電
流スイッチ回路４を構成する差動対トランジスタのエミ
ッタ共通接続点に生ずる浮遊容量が著しく減少する。
その結果、ディジタル信号入力端子１１，１２゜１５．
１６に高周波ノイズを有するディジタル信号が入力され
ても、そのノイズが出力端子８に出力されるアナログ信
号に漏れる度合が少なくなり、不要な信号を有さないア
ナログ信号が得られる。
１６に高周波ノイズを有するディジタル信号が入力され
ても、そのノイズが出力端子８に出力されるアナログ信
号に漏れる度合が少なくなり、不要な信号を有さないア
ナログ信号が得られる。
なお、上記実施例ではトランジスタＱ１０．Ｑ２０のサ
イズを電流源回路を構成するトランジスタのうちで最も
サイズの小さいトランジスタＱ３と同じにしたが、トラ
ンジスタＱ６よりサイズの小さいトランジスタならいか
なるサイズのトランジスタでもよい。
イズを電流源回路を構成するトランジスタのうちで最も
サイズの小さいトランジスタＱ３と同じにしたが、トラ
ンジスタＱ６よりサイズの小さいトランジスタならいか
なるサイズのトランジスタでもよい。
以上のように、この発明によれば、電流源を構成するサ
イズの異なるトランジスタのうちサイズの小さいトラン
ジスタと同サイズのトランジスタｔｌ数の差動対トラン
ジスタのエミッタ共通接続点と電流源との間に各々直列
に接続したので、差動対トランジスタのエミッタ共通接
続点に生じる浮遊容量が小さくなり、その結果、ディジ
タル信号に含まれる高周波ノイズがアナログ信号出力に
漏れる度合が小さくなるという効果がある。
イズの異なるトランジスタのうちサイズの小さいトラン
ジスタと同サイズのトランジスタｔｌ数の差動対トラン
ジスタのエミッタ共通接続点と電流源との間に各々直列
に接続したので、差動対トランジスタのエミッタ共通接
続点に生じる浮遊容量が小さくなり、その結果、ディジ
タル信号に含まれる高周波ノイズがアナログ信号出力に
漏れる度合が小さくなるという効果がある。
第１図はこの発明に係るＤ−Ａ変換器の一実施例を示す
回路図、第２図は従来のＤ−Ａ変換器の構成を示すブロ
ック図、第３図は従来のＤ−Ａ変換器のＤ−Ａ変換ブロ
ックを示す回路図、第４図は第３図に示した回路動作を
説明するための図、第５図は第３図に示した回路中の電
流源回路を構成するトランジスタのうち最小サイズのト
ランジスタを集積回路化した場合の構成を示す図、第６
図は第３図に示した回路中の電流源回路を構成するトラ
ンジスタのうち最大サイズのトランジスタを集積回路化
した場合の平面図である。 図において、（Ｑｌ、Ｑ２）及び（Ｑ４．Ｑ５）は差動
対トランジスタ、Ｑ３及びＱ６は電流源用のトランジス
タ、１１，１２．１５及び１６はディジタル信号入力端
子、ＱＩＯ及びＱ２０はＮＰＮトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
回路図、第２図は従来のＤ−Ａ変換器の構成を示すブロ
ック図、第３図は従来のＤ−Ａ変換器のＤ−Ａ変換ブロ
ックを示す回路図、第４図は第３図に示した回路動作を
説明するための図、第５図は第３図に示した回路中の電
流源回路を構成するトランジスタのうち最小サイズのト
ランジスタを集積回路化した場合の構成を示す図、第６
図は第３図に示した回路中の電流源回路を構成するトラ
ンジスタのうち最大サイズのトランジスタを集積回路化
した場合の平面図である。 図において、（Ｑｌ、Ｑ２）及び（Ｑ４．Ｑ５）は差動
対トランジスタ、Ｑ３及びＱ６は電流源用のトランジス
タ、１１，１２．１５及び１６はディジタル信号入力端
子、ＱＩＯ及びＱ２０はＮＰＮトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）各々サイズの異なるトランジスタを含み、前記サ
イズに応じた電流を導出する複数の電流源と、エミッタ
共通接続点が前記複数の電流源各々に接続され、２入力
に逆位相のディジタル信号が各々与えられる差動対トラ
ンジスタより成り、該ディジタル信号に応じて前記電流
源の切り替えを行う複数の電流切替えスイッチとを備え
たＤ−Ａ変換器において、 前記電流源を構成するサイズの異なるトランジスタのう
ちサイズの小さいトランジスタと同サイズのトランジス
タを前記複数の差動対トランジスタのエミッタ共通接続
点と前記電流源との間に各々直列に接続したことを特徴
とするＤ−Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111120A JPH0777352B2 (ja) | 1989-04-28 | 1989-04-28 | Ｄ―ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111120A JPH0777352B2 (ja) | 1989-04-28 | 1989-04-28 | Ｄ―ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288731A true JPH02288731A (ja) | 1990-11-28 |
| JPH0777352B2 JPH0777352B2 (ja) | 1995-08-16 |
Family
ID=14552937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111120A Expired - Lifetime JPH0777352B2 (ja) | 1989-04-28 | 1989-04-28 | Ｄ―ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777352B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310020A (ja) * | 1991-04-08 | 1992-11-02 | Toshiba Corp | Ｄ／ａコンバータ |
| JPH08162928A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | 電流切換回路 |
| JP2012070088A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | デジタル−アナログ変換器及び無線通信装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289319A (ja) * | 1988-05-17 | 1989-11-21 | Fujitsu Ltd | 電流源回路およびそれを用いたディジタル・アナログ変換器 |
-
1989
- 1989-04-28 JP JP1111120A patent/JPH0777352B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01289319A (ja) * | 1988-05-17 | 1989-11-21 | Fujitsu Ltd | 電流源回路およびそれを用いたディジタル・アナログ変換器 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04310020A (ja) * | 1991-04-08 | 1992-11-02 | Toshiba Corp | Ｄ／ａコンバータ |
| JPH08162928A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | 電流切換回路 |
| JP2012070088A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | デジタル−アナログ変換器及び無線通信装置 |
| US8682264B2 (en) | 2010-09-21 | 2014-03-25 | Kabushiki Kaisha Toshiba | Digital-to-analog converter and wireless communication apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777352B2 (ja) | 1995-08-16 |
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