JPH01290188A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01290188A JPH01290188A JP63120844A JP12084488A JPH01290188A JP H01290188 A JPH01290188 A JP H01290188A JP 63120844 A JP63120844 A JP 63120844A JP 12084488 A JP12084488 A JP 12084488A JP H01290188 A JPH01290188 A JP H01290188A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
エミッタカップルドロジック構成のランダムアクセスメ
モリの半導体記憶装置に関し、回路の安定性が向上し、
消費電力を低減することを目的とし、 ランダムアクセスメモリの複数のビット線夫々の端部に
設けられたエミッタカップルドロジック構成の複数のビ
ット線トランジスタ夫々を、アドレスに応じた選択制御
信号が供給されるエミツタカップルドロジック及びトラ
ンジスタ出力回路よりなる複数のビットドライバーゲー
ト夫々の出力信号により導通又は遮断し、該アドレスに
応じたビット線を選択するビット線選択回路を有する半
導体記憶装置において、該複数のビットドライバーゲー
ト夫々のトランジスタ出力回路夫々に設けられ、各トラ
ンジスタ出力回路を共通の定電流源に接続する複数の終
端抵抗と、該複数のビット線トランジスタ夫々の共通接
続されたエミッタと電源との間に設けられたコンデンサ
とを有し構成する。
モリの半導体記憶装置に関し、回路の安定性が向上し、
消費電力を低減することを目的とし、 ランダムアクセスメモリの複数のビット線夫々の端部に
設けられたエミッタカップルドロジック構成の複数のビ
ット線トランジスタ夫々を、アドレスに応じた選択制御
信号が供給されるエミツタカップルドロジック及びトラ
ンジスタ出力回路よりなる複数のビットドライバーゲー
ト夫々の出力信号により導通又は遮断し、該アドレスに
応じたビット線を選択するビット線選択回路を有する半
導体記憶装置において、該複数のビットドライバーゲー
ト夫々のトランジスタ出力回路夫々に設けられ、各トラ
ンジスタ出力回路を共通の定電流源に接続する複数の終
端抵抗と、該複数のビット線トランジスタ夫々の共通接
続されたエミッタと電源との間に設けられたコンデンサ
とを有し構成する。
本発明は半導体記憶装置に関し、特にエミッタカップル
ドロジック（ＥＣＬ）！成のランダムアクセスメモリ（
ＲＡＭ）の半導体記憶装置に関する。
ドロジック（ＥＣＬ）！成のランダムアクセスメモリ（
ＲＡＭ）の半導体記憶装置に関する。
従来から高速メモリとして、バイポーラトランジスタを
ＥＣＬ構成で用いたＲＡＭがある。このようなＥＣＬ−
ＲＡＭでは消費電力の低減が要望されており、ＲＡＭの
複数のビット線の中からアドレスに応じたビット線を選
択するビット線選択回路についても低消費電力化が要望
されている。
ＥＣＬ構成で用いたＲＡＭがある。このようなＥＣＬ−
ＲＡＭでは消費電力の低減が要望されており、ＲＡＭの
複数のビット線の中からアドレスに応じたビット線を選
択するビット線選択回路についても低消費電力化が要望
されている。
第３図は従来の半導体記憶装置のビット線選択回路の一
例の回路図を示す。
例の回路図を示す。
同図中、端子１０１〜１０Ｔｌ夫々にはＸアドレスをデ
コードした選択制御信号が入来してビットドライバーゲ
ート１１１〜１１１夫々に供給され、ここで反転されて
ｎ対のビット線１２１〜１２Ｔ＋夫々にコレクタを接続
されたビット線トランジスタＴｒｌａ、 Ｔ ｒｌｂ
〜Ｔ ｒｎａ、 Ｔｒｎｂ夫々のベースに供給される。
コードした選択制御信号が入来してビットドライバーゲ
ート１１１〜１１１夫々に供給され、ここで反転されて
ｎ対のビット線１２１〜１２Ｔ＋夫々にコレクタを接続
されたビット線トランジスタＴｒｌａ、 Ｔ ｒｌｂ
〜Ｔ ｒｎａ、 Ｔｒｎｂ夫々のベースに供給される。
ビットドライバーゲート１１１はＥＣＬのインバータを
構成するトランジスタＴｒａ、Ｔｒｂ及び定電流源１３
と、電流増幅を行なうエミッタフォロア構成の２段のト
ランジスタＴｒｃ 、Ｔｒｄ及び定電流源１４．１５と
よりなり、他のビットドライバーゲートと同一構成であ
る。
構成するトランジスタＴｒａ、Ｔｒｂ及び定電流源１３
と、電流増幅を行なうエミッタフォロア構成の２段のト
ランジスタＴｒｃ 、Ｔｒｄ及び定電流源１４．１５と
よりなり、他のビットドライバーゲートと同一構成であ
る。
ビット線１２１〜１２１夫々の一方のトランジスタＴｒ
１ａ−Ｔｒｎａ夫々のエミッタは共通に定電流源１６に
接続され、他方のトランジスタＴｒ１ｂ〜７ｒｎｂ夫々
のエミッタは共通に定電流源１７に接続されたＥＣＬ構
成である。上記の定電流源１６．１７夫々は読出し時に
選択されたセルの読出し用の電流を流すために設けられ
ている。
１ａ−Ｔｒｎａ夫々のエミッタは共通に定電流源１６に
接続され、他方のトランジスタＴｒ１ｂ〜７ｒｎｂ夫々
のエミッタは共通に定電流源１７に接続されたＥＣＬ構
成である。上記の定電流源１６．１７夫々は読出し時に
選択されたセルの読出し用の電流を流すために設けられ
ている。
ビットドライバーゲート１１１〜１１１夫々は選択する
ビットに応じたものだけがＨレベル出力で、他の全ては
Ｌレベル出力となる。
ビットに応じたものだけがＨレベル出力で、他の全ては
Ｌレベル出力となる。
（発明が解決しようとする課題〕
ここでビット線１２＋の選択からビット線１２２の選択
に切換わる時、トランジスタＴ ｒ １ａ。
に切換わる時、トランジスタＴ ｒ １ａ。
ＴｒｌｂのベースであるＡ１点の電位は第４図の実線■
ａに示す如く立下がり、トランジスタＴｒ２ａ。
ａに示す如く立下がり、トランジスタＴｒ２ａ。
Ｔｒ２ｂのベースであるＡ２点の電位は実線■ａの如く
立上がる。Ａ１点がＡ２点より高い期間Ｔ１ではトラン
ジスタＴｒ１ｂ−Ｔｒｎｂのエミッタが共通接続された
Ｂ点の電位もＡ１点の電位低下と共に低下し、またＡ２
点がＡ１点より高くなる期間Ｔ２では点Ｂの電位はＡ２
点の電位上昇と共に上昇し実線ｍａの如く変化する。こ
れはＢ点の電位がトランジスタＴｒ１ｂ〜Ｔｒｎｂのう
ち最高のベース電位からベース・エミッタ間電圧ＶＢＥ
（一定値）だけ低い電位であるためであり、トランジス
タＴｒｌａ−４ｒｎａの共通接続されたエミッタについ
ても同様である。
立上がる。Ａ１点がＡ２点より高い期間Ｔ１ではトラン
ジスタＴｒ１ｂ−Ｔｒｎｂのエミッタが共通接続された
Ｂ点の電位もＡ１点の電位低下と共に低下し、またＡ２
点がＡ１点より高くなる期間Ｔ２では点Ｂの電位はＡ２
点の電位上昇と共に上昇し実線ｍａの如く変化する。こ
れはＢ点の電位がトランジスタＴｒ１ｂ〜Ｔｒｎｂのう
ち最高のベース電位からベース・エミッタ間電圧ＶＢＥ
（一定値）だけ低い電位であるためであり、トランジス
タＴｒｌａ−４ｒｎａの共通接続されたエミッタについ
ても同様である。
期間Ｔ２でＢ点電位が上昇すると、これがトランジスタ
Ｔｒ１ｂのベース・エミッタ間容量を通ってＡ１点の電
位に形容し、Ａ１点電位は期間Ｔ２でスムーズに低下し
ない。
Ｔｒ１ｂのベース・エミッタ間容量を通ってＡ１点の電
位に形容し、Ａ１点電位は期間Ｔ２でスムーズに低下し
ない。
期間下２でもＡ＋点の電位をスムーズに低下させるには
定電流源１５の電流駆動力を増加させれば良いのではあ
るが、そのためにはトンジスタＴｒｄの電流駆動力も増
大させねばならない。換言すれば期間Ｔ２にトランジス
Ｔｒｄの駆動によってＢ点の電位を上昇させる。その結
果トランジスタＴｒｄの電流駆動力が過剰となり、実線
［ａに示す点Ａ２の波形に激しいオーバーシュート。
定電流源１５の電流駆動力を増加させれば良いのではあ
るが、そのためにはトンジスタＴｒｄの電流駆動力も増
大させねばならない。換言すれば期間Ｔ２にトランジス
Ｔｒｄの駆動によってＢ点の電位を上昇させる。その結
果トランジスタＴｒｄの電流駆動力が過剰となり、実線
［ａに示す点Ａ２の波形に激しいオーバーシュート。
リンギングが発生し、回路の安定性が悪いという問題が
あった。
あった。
特に、１つのビットドライバーゲートで複数対のビット
線を選択して同時に複数ビットのアクセスを行なう構成
のＲＡＭにおいてはトランジスタＴｒｄの電流駆動力を
大幅に増大させねばならず、上記の問題がいちじるしい
。
線を選択して同時に複数ビットのアクセスを行なう構成
のＲＡＭにおいてはトランジスタＴｒｄの電流駆動力を
大幅に増大させねばならず、上記の問題がいちじるしい
。
また、定電流源１４．１５は主としてＡ１点をＨレベル
からＬレベルに立下げる時トランジスタＴｒｌａ、Ｔｒ
ｌｂのベースの蓄積電荷を放電するために必要となるも
ので、この定電流源１４．１５に常時電流を流し続ける
のは無駄が多く、消費電力が大きくなるという問題があ
った。
からＬレベルに立下げる時トランジスタＴｒｌａ、Ｔｒ
ｌｂのベースの蓄積電荷を放電するために必要となるも
ので、この定電流源１４．１５に常時電流を流し続ける
のは無駄が多く、消費電力が大きくなるという問題があ
った。
本発明は上記の点に鑑みなされたもので、回路の安定性
が向上し、消費電力を低減するビット選択回路を有する
半導体記憶装置を提供することを目的とする。
が向上し、消費電力を低減するビット選択回路を有する
半導体記憶装置を提供することを目的とする。
本発明の半導体記憶装置は、ランダムアクセスメモリの
複数のビット線（１２１〜１２η）夫々の端部に設けら
れたエミッタカップルドロジック構成の複数のビット線
トランジスタ（Ｔ ｒ １ａ。
複数のビット線（１２１〜１２η）夫々の端部に設けら
れたエミッタカップルドロジック構成の複数のビット線
トランジスタ（Ｔ ｒ １ａ。
丁ｒ１ｂ〜丁ｒ ｎａ、 Ｔ ｒ ｎｂ）夫々を、アド
レスに応じた選択制御信号が供給されるエミッタカップ
ルドロジック（Ｔｒａ 、Ｔｒｂ 、１３）及びトラン
ジスタ出力回路（丁ｒｃ、Ｔｒｄ）よりなる複数のビッ
トドライバーゲート（２１１〜２１Ｔｌ）夫々の出力信
号により導通又は遮断し、アドレスに応じたビット線を
選択するビット線選択回路を有する半導体記憶装置にお
いて、 複数のビットドライバーゲート（２１１〜２１Ｔｌ）夫
々のトランジスタ出力回路（７ｒｃ 、Ｔｒｄ ）夫々
に設けられ、各トランジスタ出力回路を共通の定電流Ｉ
（２２，２３＞に接続する複数の終端抵抗（Ｒｃ 、
Ｒｄ ）と、 複数のビット線トランジスタ（Ｔｒｌａ、丁ｒ１ｂ〜Ｔ
ｒｎａ、 Ｔ ｒｎｂ）夫々の共通接続されたエミッタ
と電源（Ｖｃ ｃ ）との間に設けられたコンデンサ（
Ｃ＋ 、Ｃ２）とを有する。
レスに応じた選択制御信号が供給されるエミッタカップ
ルドロジック（Ｔｒａ 、Ｔｒｂ 、１３）及びトラン
ジスタ出力回路（丁ｒｃ、Ｔｒｄ）よりなる複数のビッ
トドライバーゲート（２１１〜２１Ｔｌ）夫々の出力信
号により導通又は遮断し、アドレスに応じたビット線を
選択するビット線選択回路を有する半導体記憶装置にお
いて、 複数のビットドライバーゲート（２１１〜２１Ｔｌ）夫
々のトランジスタ出力回路（７ｒｃ 、Ｔｒｄ ）夫々
に設けられ、各トランジスタ出力回路を共通の定電流Ｉ
（２２，２３＞に接続する複数の終端抵抗（Ｒｃ 、
Ｒｄ ）と、 複数のビット線トランジスタ（Ｔｒｌａ、丁ｒ１ｂ〜Ｔ
ｒｎａ、 Ｔ ｒｎｂ）夫々の共通接続されたエミッタ
と電源（Ｖｃ ｃ ）との間に設けられたコンデンサ（
Ｃ＋ 、Ｃ２）とを有する。
本発明では、コンデンサ（Ｃ＋ 、Ｃ２）を設けること
によりビット線トランジスタ（Ｔ ｒ １ａ。
によりビット線トランジスタ（Ｔ ｒ １ａ。
Ｔｒｌｂ−Ｔｒｎａ、 Ｔｒｎｂ）夫々の共通接続され
たエミッタの電位変動を抑制し、複数のビットドライバ
ーゲート（２１１〜２１η）夫々のトランジスタ出力回
路（Ｔｒｃ、丁ｒｄ）の電流駆動力を無駄に増大させる
必要をなくし、かつ回路の安定性を向上させている。
たエミッタの電位変動を抑制し、複数のビットドライバ
ーゲート（２１１〜２１η）夫々のトランジスタ出力回
路（Ｔｒｃ、丁ｒｄ）の電流駆動力を無駄に増大させる
必要をなくし、かつ回路の安定性を向上させている。
また、複数のトランジスタ出力回路（Ｔｒｃ。
Ｔｒｄ＞夫々に終端抵抗（Ｒｃ 、 Ｒｄ ）を設けて
定電流源（２２，２３）を共通化し、複数のビットドラ
イバーゲート（２１１〜２１１）の消費電力を低減して
いる。
定電流源（２２，２３）を共通化し、複数のビットドラ
イバーゲート（２１１〜２１１）の消費電力を低減して
いる。
第１図は本発明装置のビット線選択回路の一実施例の回
路図を示す。同図中、第３図と同一部分には同一符号を
付し、その説明を省略する。
路図を示す。同図中、第３図と同一部分には同一符号を
付し、その説明を省略する。
ビットドライバーゲート２１電はＥＣＬ構成のトランジ
スタＴｒａ、Ｔｒｂ及゛び定電流源１３と、エミッタフ
ォロア構成の２段のトランジスタＴｒＣ，Ｔｒｄとより
なり、上記のトランジスタＴｒｃ 、Ｔｒｄ夫々のエミ
ッタは終端抵抗Ｒｃ。
スタＴｒａ、Ｔｒｂ及゛び定電流源１３と、エミッタフ
ォロア構成の２段のトランジスタＴｒＣ，Ｔｒｄとより
なり、上記のトランジスタＴｒｃ 、Ｔｒｄ夫々のエミ
ッタは終端抵抗Ｒｃ。
Ｒｄ夫々を介して定電流源２２．２３夫々に接続されて
いる。ビットドライバーゲート２１２〜２１η夫々もビ
ットドライバーゲート２１１と同一構成であり、これら
のビットドライバーゲート２１２〜２１η夫々のエミッ
タフォロア構成のトランジスタ”ｒｒｃ、Ｔｒｄ夫々の
エミッタは全て終端抵抗ＲＣ、Ｒｄを介して定電流源２
２．２３夫々に共通に接続されている。上記のビットド
ライバーゲート２１１〜２１１夫々の出力はトランジス
タＴｒｌａ、 Ｔｒｌｂ 〜Ｔｒｎａ、 Ｔｒｎｂ夫々
のゲートに供給される。
いる。ビットドライバーゲート２１２〜２１η夫々もビ
ットドライバーゲート２１１と同一構成であり、これら
のビットドライバーゲート２１２〜２１η夫々のエミッ
タフォロア構成のトランジスタ”ｒｒｃ、Ｔｒｄ夫々の
エミッタは全て終端抵抗ＲＣ、Ｒｄを介して定電流源２
２．２３夫々に共通に接続されている。上記のビットド
ライバーゲート２１１〜２１１夫々の出力はトランジス
タＴｒｌａ、 Ｔｒｌｂ 〜Ｔｒｎａ、 Ｔｒｎｂ夫々
のゲートに供給される。
ビット線１２１〜１２１夫々の一方のトランジスタＴｒ
１ａ〜Ｔｒｎａ夫々のエミッタが共通接続された０点は
定電流源１６に接続されると共に、波形整形用のコンデ
ンサｃ２の一端に接続され、コンデンサＣ２の他端には
ＩＨＩＩＩＶｃｃが印加されている。同様に他方のトラ
ンジスタＴｒ１ｂ−Ｔｒｎｂ夫々のエミッタが共通接続
された８点は定電流源１７に接続されると共に波形整形
用のコンデンサＣ１の一端に接続され、コンデンサＣ１
の細端には電源Ｖｃｃが印加されている。
１ａ〜Ｔｒｎａ夫々のエミッタが共通接続された０点は
定電流源１６に接続されると共に、波形整形用のコンデ
ンサｃ２の一端に接続され、コンデンサＣ２の他端には
ＩＨＩＩＩＶｃｃが印加されている。同様に他方のトラ
ンジスタＴｒ１ｂ−Ｔｒｎｂ夫々のエミッタが共通接続
された８点は定電流源１７に接続されると共に波形整形
用のコンデンサＣ１の一端に接続され、コンデンサＣ１
の細端には電源Ｖｃｃが印加されている。
ここで、ビット線１２＋の選択からビット線１２２の選
択に切換ねるとき、Ａ１点の電位は第２図の実線１ｂに
示す如く立下がり、Ａ２点の電位は実線ｍｂに示す如く
立上がる。このとき、コンデンサＣ１が８点の電位変動
を抑制するため、Ａ１点がＡ２点より高い期間Ｔ３での
Ａｉ点電位の低下及びＡ２点がＡ１点より高い期間Ｔ４
でのＡ２点電位の上昇にも拘らｆ８点電位は実線Ｉ［Ｉ
ｂに示す如く略一定に保持される。このため、期間Ｔ４
でＡ１点電位はスムーズに低下し、定電流源２３及びト
ランジスタＴｒｄの電流駆動力を必要以上に大きくする
必要がなく、結果として実線Ｉｂに示す如く点Ａ２の波
形にオーバーシュート。
択に切換ねるとき、Ａ１点の電位は第２図の実線１ｂに
示す如く立下がり、Ａ２点の電位は実線ｍｂに示す如く
立上がる。このとき、コンデンサＣ１が８点の電位変動
を抑制するため、Ａ１点がＡ２点より高い期間Ｔ３での
Ａｉ点電位の低下及びＡ２点がＡ１点より高い期間Ｔ４
でのＡ２点電位の上昇にも拘らｆ８点電位は実線Ｉ［Ｉ
ｂに示す如く略一定に保持される。このため、期間Ｔ４
でＡ１点電位はスムーズに低下し、定電流源２３及びト
ランジスタＴｒｄの電流駆動力を必要以上に大きくする
必要がなく、結果として実線Ｉｂに示す如く点Ａ２の波
形にオーバーシュート。
リンギングが発生することを防止でき、回路の安定性が
向上する。
向上する。
また、ビットドライバーゲート２１ｔ〜２１Ｔ＋は、選
択を行なう１つのビットドライバーゲートがＨレベルの
出力で他の全てのビットドライバーゲートはＬレベル出
力である。このため選択を行なうビットドライバーゲー
トのエミッタフォロアのトランシタＴｒｃ、Ｔｒｄにの
み電流が流れ、他のビットドライバーゲートのトランジ
スタＴｒｃ 、Ｔｒｄにはほとんど電流が流れない。従
って定電流源２２．２３夫々に流れる電流は従来回路の
定電流？！１４．１５夫々の２倍程度で済み、回路全体
でみると、定電流源２３．２４の消Ｖ！電力は従来の２
／ｎ（但しｎはビットドライバーゲートの数）に低減さ
れる。
択を行なう１つのビットドライバーゲートがＨレベルの
出力で他の全てのビットドライバーゲートはＬレベル出
力である。このため選択を行なうビットドライバーゲー
トのエミッタフォロアのトランシタＴｒｃ、Ｔｒｄにの
み電流が流れ、他のビットドライバーゲートのトランジ
スタＴｒｃ 、Ｔｒｄにはほとんど電流が流れない。従
って定電流源２２．２３夫々に流れる電流は従来回路の
定電流？！１４．１５夫々の２倍程度で済み、回路全体
でみると、定電流源２３．２４の消Ｖ！電力は従来の２
／ｎ（但しｎはビットドライバーゲートの数）に低減さ
れる。
なお、上記実施例ではビットドライバーゲート２１１〜
２１Ｔ＋夫々は２段のエミッタフォロア構成の出力回路
を用いているが、これは１段又は３段以上のエミッタフ
ォロア構成であっても良く、また、ダーリントン構成で
あっても良く、上記実施例に限定されない。
２１Ｔ＋夫々は２段のエミッタフォロア構成の出力回路
を用いているが、これは１段又は３段以上のエミッタフ
ォロア構成であっても良く、また、ダーリントン構成で
あっても良く、上記実施例に限定されない。
上述の如く、本発明の半導体記憶装置によれば、消費電
力が従来に比して大幅に低減され、かつ、回路の安定性
が向上し、実用上きわめて有用である。
力が従来に比して大幅に低減され、かつ、回路の安定性
が向上し、実用上きわめて有用である。
第１図は本発明装置のビットＦｉ１選択回路の一実施例
の回路図、 第２図は第１図の回路各部の波形図、 第３図は従来回路の一例の回路図、 第４図は第３図の回路各部の波形図である。 図において、 １２１〜１２ηはビット線、 １６．１７．２２．２３は定電流源、 ２１１〜２１Ｔｌはビットドライバーゲート、Ｔｒａ−
Ｔｒｄはトランジスタ、 Ｔｒ１ａ、Ｔｒ１ｂ〜Ｔｒｎａ、Ｔｒｎｂはビット線ト
ランジスタ、 Ｃ＋ 、Ｃｚはコンデンサ を示す。 代 理 人 弁理士 伊 東 忠 彦′□゛ ・・、−
シ。 第２図 ［有］１３図の怪お１名４νの−５杉図第４図
の回路図、 第２図は第１図の回路各部の波形図、 第３図は従来回路の一例の回路図、 第４図は第３図の回路各部の波形図である。 図において、 １２１〜１２ηはビット線、 １６．１７．２２．２３は定電流源、 ２１１〜２１Ｔｌはビットドライバーゲート、Ｔｒａ−
Ｔｒｄはトランジスタ、 Ｔｒ１ａ、Ｔｒ１ｂ〜Ｔｒｎａ、Ｔｒｎｂはビット線ト
ランジスタ、 Ｃ＋ 、Ｃｚはコンデンサ を示す。 代 理 人 弁理士 伊 東 忠 彦′□゛ ・・、−
シ。 第２図 ［有］１３図の怪お１名４νの−５杉図第４図
Claims (1)
- 【特許請求の範囲】 ランダムアクセスメモリの複数のビット線 （１２＿１〜１２＿ｎ）夫々の端部に設けられたエミッ
タカップルドロジック構成の複数のビット線トランジス
タ（Ｔｒ１ａ、Ｔｒ１ｂ〜Ｔｒｎａ、Ｔｒｎｂ）夫々を
、アドレスに応じた選択制御信号が供給されるエミッタ
カップルドロジック（Ｔｒａ、Ｔｒｂ、１３）及びトラ
ンジスタ出力回路 （Ｔｒｃ、Ｔｒｄ）よりなる複数のビットドライバーゲ
ート（２１＿１〜２１＿ｎ）夫々の出力信号により導通
又は遮断し、該アドレスに応じたビット線を選択するビ
ット線選択回路を有する半導体記憶装置において、 該複数のビットドライバーゲート（２１＿１〜２１＿ｎ
）夫々のトランジスタ出力回路（Ｔｒｃ、Ｔｒｄ）夫々
に設けられ、各トランジスタ出力回路を共通の定電流源
（２２、２３）に接続する複数の終端抵抗（Ｒｃ、Ｒｄ
）と、 該複数のビット線トランジスタ（Ｔｒ１ａ、Ｔｒ１ｂ〜
Ｔｒｎａ、Ｔｒｎｂ）夫々の共通接続されたエミッタと
電源（Ｖｃｃ）との間に設けられたコンデンサ（Ｃ＿１
、Ｃ＿２）とを有することを特徴とするビット線選択回
路を有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120844A JPH01290188A (ja) | 1988-05-18 | 1988-05-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120844A JPH01290188A (ja) | 1988-05-18 | 1988-05-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290188A true JPH01290188A (ja) | 1989-11-22 |
Family
ID=14796359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120844A Pending JPH01290188A (ja) | 1988-05-18 | 1988-05-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290188A (ja) |
-
1988
- 1988-05-18 JP JP63120844A patent/JPH01290188A/ja active Pending
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