JPS63164353A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するものであり、
例えば、基準電位発生回路を内蔵するバイポーラ・ＣＭ
ＯＳ型ＲＡＭ　（ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。

〔従来の技術〕

そのメモリアレイを、低消費電力化及び高集積化が可能
な高抵抗負荷型のＮチャンネルＭＯ３ＦＥＴ　（ｎＭＯ
３）メモリセルによって構成し、その周辺回路を、高速
動作が可能なバイポーラトランジスタと０ＭＯ３（相補
型ＭＯ３ＦＥＴ）によって構成することで、動作の高速
化と大容量化を図ったバイポーラ・ＣＭＯＳ型ＲＡＭが
ある。

このバイポーラ・ＣＭＯＳ型ＲＡＭには、ＥＣＬ（エミ
ッタ・カップルド・ロジック）レベルで供給される入力
信号のレベルを、バイポーラ電流スイッチ回路によって
判定し、さらにＭＯＳレベルに変換する方法が採られる
。

このようなバイポーラ・ＣＭＯＳ型ＲＡＭについては、
例えば、日経マグロウヒル社発行、１９８６年３月１０
日付ｒ日経エレクトロニクスｊの１９９頁〜２１７頁に
記載されている。

〔発明が解決しようとする問題点〕

上記のようなバイポーラ・ＣＭＯ８型ＲＡＭにおいて、
例えばＸアドレス信号ＡＸＯ〜ＡＸｉのようにＥＣＬレ
ベルで供給される入力信号は、第５図のＸアドレス信号
ＡＸＯに代表して示されるように、バイポーラトランジ
スタＴ１を含む入カニミッタフォロア回路を経て、バイ
ポーラ電流スイッチ回路Ｃ８Ｏに入力される。バイポー
ラ電流スイッチ回路Ｃ８Ｏは、例えばバイポーラトラン
ジスタＴ２及びＴ３からなる差動増幅回路を基本構成と
する。このバイポーラ電流スイッチ回路Ｃ８Ｏの論理ス
レッシホルドレベルは、トランジスタＴ３のベースに供
給される基準電位−ｖｂｂによって設定される。バイポ
ーラ電流スイッチ回路Ｃ８Ｏは、この論理スレッシホル
トによって入力信号のレベルを高感度で判定する。バイ
ポーラ電流スイッチ回路Ｃ８Ｏの出力信号は、０ＭＯ３
からなる電流ミラー回路を基本構成とするレベル変換回
路ＬＣＯによってＭＯＳレベルに変換された後、駆動用
のバイポーラトランジスタを含む駆動回路ＤＲＯを介し
て、相補内部アドレス信号ａｘＱ・ａＸＯとしてＸアド
レスデコーダＸＤＣＲに供給される。

ところで、上記のようなバイポーラ電流スイッチ回路Ｃ
８Ｏ〜Ｃ８ｌに供給される基準電位−Ｖｂｂは、第５図
に示される基準電位発生回路ｖｂｂｃによって形成され
る。この基準電位発生回路ｖｂｂＧには、外部端子−Ｖ
ＥＲ，タブリードＴｖ、ボンディングワイヤ、ボンディ
ングパッドＰＶ及び半導体基板内の電源供給線を介して
、負の電源電圧−Ｖｅｅが供給される。また、同様に、
外部端子ＧＮＤ、　タブリードＴｇ、ボンディングワイ
ヤ。

ボンディングパッドＰｇ及び半導体基板内の接地電位供
給線を介して、回路の接地電位が供給される。これらの
電源電圧−Ｖｏｅ及び回路の接地電位は、同一の供給経
路を介して、バイポーラ・ＣＭＯ８型ＲＡＭ内の他の回
路にも供給される。

上述のＸアドレスバッファＸＡＤＢを含むバイポーラ・
ＣＭＯＳ型ＲＡＭの各回路には、上記のようなバイポー
ラ電流スイッチ回路やバイポーラ電流スイッチ回路を基
本構成とする各種の論理回路いわゆるＢｉ−ＣＭＯＳ論
理回路が比較的多く設けられる。このため、上記電源電
圧及び回路の接地電位の供給経路には、複数の８１・Ｃ
ＭＯＳ論理回路が遷移することによる一時的な電流変化
が生じる。これらの電源電圧及び回路の接地電位の供給
経路には、半導体基板内の供給線やボンディングワイヤ
及びリードフレームなどに分布する寄生インダクタンス
Ｌａｌ及びＬａ２が存在する。

複数のＢｌ−ＣＭＯＳ論理回路の遷移にともなって供給
経路の電流が急峻な変化を呈することで、これらの寄生
インダクタンスによる過渡電圧が発生し、電源電圧−Ｖ
ｅｅ及び回路の接地電位が変動する。電源電圧−Ｖｅｅ
及び回路の接地電位が変動することで、基準電位発生回
路ｖｂｂｃにより形成される基準電位−ｖｂｂのレベル
が変動する。このため、アドレス信号や各種の制御信号
に対応して設けられるバイポーラ電流スイッチ回路の論
理スレッシホルドレベルが変動する。このことは、入力
レベルの判定動作を不安定とし、入力信号の誤判定ひい
てはバイポーラ・ＣＭＯ５ＰＩＩＲＡＭの誤動作を招く
原因となっている。

この発明の目的は、誤動作を防止したバイポーラ・ＣＭ
Ｏ５型ＲＡＭなどの半導体集積回路装置を提供すること
にある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｌｉｔ書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、内蔵される基準電位発生回路に対する電源電
圧及び／又は回路の接地電位の供給経路と、基準電位発
生回路を除く他の回路に対する電源電圧及び／又は回路
の接地電位の供給経路をそれぞれ別個に設けるものであ
る。

〔作　　用〕

上記した手段によれば、基準電位発生回路を除（他の回
路に含まれる複数のＢｉ−ＣＭＯ５ｇＱ理回路が遷検回
路給経路の電流が一時的に変化することに因る電源電圧
及び回路の接地電位の変動を抑えることができ、基準電
位ひいてはバイポーラ電流スイッチ回路の論理スレッシ
ホルドレベルを安定化し、バイポーラ・ＣＭＯＳ型ＲＡ
Ｍなどの半導体集積回路装置の誤動作を防止できる。

〔実施例〕

第４図には、この発明が適用されたバイポーラ・ＣＭＯ
Ｓ型ＲＡＭの一実施例の回路ブロック図が示されている
。同図の各回路素子は、公知のバイポーラ・ＣＭＯＳ集
８！回路の製造技術によって、特に制限されないが、単
結晶シリコンのような１個の半導体基板上において形成
される。以下の図において、チャンネル（バックゲート
）部に矢印が付加されたＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付加されないＮチャンネルＭＯ３ＦＥ
Ｔと区別される。また、図示されるバイポーラトランジ
スタは、すべてＮＰＮ型トランジスタＴである。

第４図において、メモリアレイＭ−ＡＲＹは、ｍ＋１本
のワード線ＷＯ〜Ｗｍと、ｎ十１組の相補データ線ＤＯ
・五１〜Ｄｎ−Ｄｎ及びこれらのワード線と相補データ
線の交点に配置される（ｍ−１−１）ｘ　（ｎ＋１）個
のメモリセルＭＣから構成される。

それぞれのメモリセルＭＣは、第４図に例示的に示され
るように、それぞれのゲートとドレインがたがいに交差
接続されるＮチャンネル型ＭＯ５ＦＥＴＱＩ及びＱ２を
その基本構成とする。特に制限されないが、上記ＭＯ３
ＦＥＴＱＩ及びＱ２のドレインと回路の接地電位との間
には、ポリシリコン（多結晶シリコン）層により形成さ
れる高抵抗Ｒ３及びＲ４がそれぞれ設けられる。また、
ＭＯＳ　Ｆ　ＥＴＱ　１及びＱ２のソースは、負の電源
電圧−Ｖｅｅに結合される。これにより、ＭＯＳＦＥＴ
Ｑｌ及びＱ２は、高抵抗Ｒ３及びＲ４とともに、このバ
イポーラ・ＣＭＯＳ型ＲＡＭの記憶素子となるフリップ
フロップを構成する。

このフリツプフロツプの入出力ノードとされるＭＯＳＦ
ＥＴＱＩ及びＱ２のドレインは、Ｎチャンネル型の伝送
ゲー）ＭＯ５ＦＥＴＱ３及びＱ４を介して、対応する相
補データ線ＤＯ・ＤＯにそれぞれ結合される。また、こ
れらの伝送ゲートＭＯＳＦＥＴＱ３及びＱ４のゲートは
、対応するワード線ＷＯに共通接続される。

この他のメモリセルＭＣも、すべて同様な回路構成とさ
れ、同様に対応する相補データ線及びワード線に結合さ
れることでマトリックス状に配置され、メモリアレイＭ
−ＡＲＹ、を構成する。すなわち、間−の列に配置され
るメモリセルＭＣの入出力ノードは、それぞれ対応する
伝送ゲー）ＭＯＳＦＥＴを介して対応する相補データ線
ＤＯ・■写〜Ｄｎ−Ｄｎに結合され、同一の行に配置さ
れるメモリセルＭＣの伝送ゲートＭＯ３ＦＥＴのゲート
は、それぞれ対応するワード線ＷＯ〜Ｗｍに共通に接続
される。

各メモリセルＭＣの負荷抵抗Ｒ３は、ＭＯＳＦＥＴＱ２
がオン状態とされＭＯＳＦＥＴＱｌがオフ状態にされて
いるときすなわちメモリセルＭＣが論理“１”の記憶デ
ータを保持し°ζいるときに、ＭＯ３ＦＥＴＱ２のゲー
ト電圧がリーク電流によってしきい値電圧以下とならな
いようにゲート容量の蓄積電荷を補充しうる程度の高抵
抗値とされる。同様に、各メモリセルＭＣの負荷抵抗Ｒ
４も、ＭＯＳＦＥＴＱＩがオン状態とされＭＯＳ　Ｆ　
ＥＴＱ２がオフ状態にされているときすなわちメモリセ
ルＭＣが論理“０”の記憶データを保持しているときに
、ＭＯ３ＦＥＴＱＩのゲート電圧がリーク電流によって
しきい値電圧以下とならないようにゲート容量の蓄積電
荷を補充しうる程度の高抵抗値とされる。これらの負荷
抵抗Ｒ３及びＲ４は、ポリシリコン層の代わりに、大き
なコンダクタンスとされるＰチャンネルＭＯ３ＦＥＴを
用いるものであってもよい。

メモリアレイＭ−ＡＲＹの相補データ線ＤＯ・百１′〜
Ｄｎ−Ｄｎと回路の接地電位との間には、第２図に例示
的に示されるように、Ｎチャンネル型の負荷ＭＯＳＦＥ
Ｔ対Ｑ５・Ｑ６〜Ｑ７・Ｑ８が設けられる。

ワード線ＷＯ〜Ｗｍは、ＸアドレスデコーダＸＤＣＲに
結合される。このＸアドレスデコーダＸ０ＣＲには、Ｘ
アドレスバッファＸＡＤＢから相補内部アドレス信号ａ
ｘＱ〜土Ｘ（（ここで、例えば外部アドレス信号ＡＸＯ
と同相の内部アドレス信号ａｘＱと逆相の内部アドレス
信号ａｘＱをあわせて相補内部アドレス信号ａｘＱと表
す、以下同じ）が供給される。ＸアドレスデコーダＸＤ
ＣＲは、これらの相補内部アドレス信号ａＸＯ〜ａｘｉ
をデコードして、Ｘアドレス信号ＡＸＯ〜ＡＸｉによっ
て指定される一本のワード線をハイレベルの選択状態と
する。ＸアドレスデコーダＸＤＣＲは、このバイポーラ
・ＣＭＯＳ型ＲＡＭが選択状態とされるときにタイミン
グ制御回路ＴＣから供給されるタイミング信号φｃｅに
よって動作状態とされる。これにより、バイポーラ・Ｃ
ＭＯ８型ＲＡＭの非選択状態における消費電力を削減し
ている。

ＸアドレスバッファＸＡＤＢは、後述するように、Ｘア
ドレス信号ＡＸＯ〜ＡＸｉに対応して設けられるバイポ
ーラ電流スイッチ回路と、レベル変換回路及び駆動回路
を含む。ＸアドレスバッファＸＡＤＢは、外部端子ＡＸ
Ｏ〜ＡＸｉを介して供給されるＸアドレス信号ＡＸＯ〜
ＡＸｉを受けてそのレベルを判定し、ＭＯＳレベルに変
換した後、相補内部アドレス信号ａｘＱ〜ａｘｉとして
、ＸアドレスデコーダＸＤＣＨに供給する。

一方、メモリアレイＭ−ＡＲＹの相補データ線ＤＯ・Ｄ
Ｏ〜Ｄｎ　−Ｄｎは、それぞれカラムスイッチＣＳＷの
対応するスイッチＭＯ３ＦＥＴ対Ｑ９・ＱＩＯ〜Ｑｌｌ
・Ｑ１２を介して選択的に相補共通データ線ＣＤ−Ｃ百
に接続される。これらのスイッチＭＯ３ＦＥＴ対Ｑ９・
ＱＩＯ〜Ｑｌｌ・Ｑ１２のゲートはそれぞれ共通接続さ
れ、ＹアドレスデコーダＹＤＣＲから対応するデータ線
選択信号ＹＯ〜Ｙｎが供給される。

ＹアドレスデコーダＹＤＣＲは、ＹアドレスバッファＹ
ＡＤＢから供給される相補内部アドレス信号ａｙＯ〜ａ
ｙＪをデコードして、−一の相補データ線を選択し相補
共通データ線ＣＤ　−ＣＤに接続するためのデータ線選
択信号ＹＯ〜Ｙｎを形成する。このＹアドレスデコーダ
ＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様に、バ
イポーラ・ＣＭＯＳ型ＲＡＭの選択状態において、タイ
ミング制御回路ＴＣから供給されるタイミング信号φｃ
ｅに従って、選択的に動作状態とされる。

相補共通データ線ＣＤ　−ＣＤには、センスアンプＳＡ
の入力端子が結合されるとともに、ライトアンプＷＡの
出力端子が結合される。センスアンプＳＡの出力端子は
、データ出力バッファ、ＤＯＢの入力端子に結合され、
ライトアンプＷＡの入力端子は、データ入カバソファＤ
ＩＢの出力端子に結合される。

センスアンプＳＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φｓａに従って選択的に動作状態
とされ、選択されたメモリセルＭＣから相補共通データ
線ＣＤ−τ石を介して伝達される相補読み出し信号を増
幅する。増幅された読み出し信号は、データ出力バッフ
ァＤＯＢに伝達される。

データ出力バッファＤＯＢは、バイポーラ・ＣＭＯ５型
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給される反転タイミング信号φＯｅに従
って選択的に動作状態とされる。データ出力バッファＤ
ＯＢは、センスアンプＳＡから出力されるメモリセルの
読み出し信号をＥＣＬレベルに変換し、オープンエミッ
タのバイポーラ出力トランジスタを介して、入出力端子
ＤＩＯに送出する。データ出カバ７フアＤＯＢの出力は
、反転タイミング信号φｏｅがハイレベルとされるバイ
ポーラ・ＣＭＯＳ型ＲＡＭの非選択状態及び書き込み動
作モードにおいて、ハイインピーダンス状態とされる。

一方、データ人力バッファＤＩＢは、バイポーラ・ＣＭ
Ｏ５型ＲＡＭの書き込み動作モードにおいて、入出力端
子ＤＩＯを介して外部から供給されるＥＣＬレベルの書
き込み信号を、ＭＯＳレベルの相補書き込み信号とし、
ライトアンプＷＡに伝達する。

ライトアンプＷＡは、バイポーラ・ＣＭＯＳ型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φ−ｅによって選択的に
動作状態とされる。ライトアンプＷＡは、データ入力バ
ッファＤＩＢを介して供給される相？！書き込み信号に
従って、相補共通データ線ＣＤ−ＣＤに書き込み電流を
供給する。

ライトアンプＷＡの出力は、タイミング信号φＷｅがロ
ウレベルとされるバイポーラ・ＣＭＯＳ型ＲＡＭの非選
択状態及び読み出し動作モードにおいて、ハイインピー
ダンス状態とされる。

タイミング制御回路ＴＣは、外部から供給されるチップ
選択信号で茗、ライトイネーブル信号ｉＥ及び出力イネ
ーブル信号ＯＥによって、上記各種のタイミング信号及
び内部制御信号を形成し、各回路に供給する。

以上のアドレス信号や入出力データ及び各制御信号は、
このバイポーラ・ＣＭＯＳ型ＲＡＭに対してＢＣＬレベ
ルで入出力される。このため、バイポーラ・ＣＭＯＳ型
ＲＡＭのＸアドレスバフフ７ＸＡＤＢ、Ｙアドレスパン
ファＹＡＤＨ，データ入力バッファＤＩＢ及びタイミン
グ制御回路ＴＣには、上記のようなＥＣＬレベルの入力
信号を受け、そのレベルを判定するバイポーラ電流スイ
ッチ回路が入力信号に対応して設けられる。また、これ
らのバイポーラ電流スイッチ回路に対して、その論理ス
レッシホルトを設定するための基準電位−ｖｂｂが供給
され、この基準電位を形成する基準電位発生回路ｖｂｂ
ｃが設けられる。

基準電位発生回路ＶｂｂＧには、負の電源電圧−Ｖｅｅ
及び回路の接地電位が供給される。これらの電源電圧−
Ｖｅｅ及び回路の接地電位は、後述するように、この基
準電位発生回路ＶｂｂＧを除く他の回路に対する電源電
圧−Ｖｅｅ及び回路の接地電位の供給経路とは別個の供
給経路を介して、基準電位発生回路ｖｂｂａに供給され
る。

第３図には、第４図のバイポーラ・ＣＭＯＳ型ＲＡＭの
ＸアドレスバフファＸＡＤＢの一実施例の回路ブロック
図が示されている。ＹアドレスバンファＹＡＤＢも、Ｘ
アドレスバッファＸＡＤＨと同様な回路構成とされ、ま
たデータ入力バッフ７ＤＩＢ及びタイミング制御回路Ｔ
Ｃにおいても、同様な入力回路が用いられる。このＸア
ドレスバッファＸＡＤＢを例に、この実施例のバイポー
ラ・ＣＭＯＳ型ＲＡＭにおけるバイポーラ電流スイッチ
回路の構成と動作の概要を説明する。

第３図において、外部端子から図示されない入力保護回
路を経て供給されるＸアドレス信号ＡＸＯは、トランジ
スタＴＩ、　　レベルシフトダイオードＤ１及び定電流
源１ｓｌからなる入カニミッタフォロア回路を介して、
バイポーラ電流スイッチ回路Ｃ８Ｏの入力端子Ｉに供給
される。その他のＸアドレス信号ＡＸＩ〜ＡＸｉについ
ても、同様な入力保護回路と入カニミッタフォロア回路
及びバイポーラ電流スイッチ回路Ｃ３Ｏ＝Ｃ３ｉがそれ
ぞれ設けられる。

各バイポーラ電流スイッチ回路は、バイポーラ電流スイ
ッチ回路Ｃ８Ｏに例示的に示されるように、差動トラン
ジスタＴ２・Ｔ３と、これらの差動トランジスタＴ２・
Ｔ３の共通接続されたエミッタと負の電源電圧−Ｖｅｅ
との間に設けられる定電流ｆｉｌｓ２を含む、トランジ
スタＴ２のベースは、このバイポーラ電流スイッチ回路
の入力端子Ｉに結合され、入力Ｘアドレス信号ＡＸＯが
レベルシフトされて供給される。また、トランジスタＴ
３のベースは、他のバイポーラ電流スイッチ回路Ｃ３１
〜Ｃ３ｉの同様なトランジスタのベースに共通接続され
、基準電位発生回路ＶｂｂＧによって形成される所定の
基準電位−ｖｂｂが供給される。

また、これらの差動トランジスタＴ２及びＴ３のコレク
タには、負荷抵抗Ｒ１及びＲ２がそれぞれ設けられ、負
荷抵抗Ｒ１及びＲ２と回路の接地電位との間には、ダイ
オードＤ２が設けられる。トランジスタＴ２のコレクタ
電圧は、このバイポーラ電流スイッチ回路Ｃ８Ｏの反転
出力信号Ｑとされ、トランジスタＴ３のコレクタ電圧は
、同様に非反転出力信号Ｑとされる。

バイポーラ電流スイッチ回路Ｃ８Ｏは、所定の論理スレ
ッシホルドレベルを持つレベル判定回路として機能する
。このバイポーラ電流スイッチ回路Ｃ８Ｏの論理スレフ
シホルトレベルは、トランジスタＴ３のベースに与えら
れる基準電位−ｖｂｂによって設定される。すなわち、
Ｘアドレス信号ＡＸＯが所定のレベル以上となり、トラ
ンジスタＴ２のベース電位が基準電位−ｖｂｂより高く
なると、トランジスタＴ２のコレクタ電流が大きくなり
トランジスタＴ３はほぼカットオフ状態となる。

これにより、トランジスタＴ３のコレクタ電圧がトラン
ジスタＴ２のコレクタ電圧より高くなり、非反転出力信
号Ｑがハイレベル、また反転出力信号Ｑがロウレベルと
なる。一方、Ｘアドレス信号ＡＸＯが所定のレベル以下
となり、トランジスタＴ２のベース電位が基準電位−ｖ
ｂｂより低くなると、トランジスタＴ３のコレクタ電流
が急速に大きくなり、逆にトランジスタＴ２がカットオ
フ状態となる。これにより、トランジスタＴ２のコレク
タ電圧がトランジスタＴ３のコレクタ電圧より高くなり
、非反転出力信号Ｑがロウレベル、また反転出力信号Ｑ
がハイレベルとなる。つまり、バイポーラ電流スイッチ
回路Ｃ８Ｏは、トランジスタＴ３のベースに供給される
基準電位−ｖｂｂを非飽和領域における入力信号の中心
レベルとする高感度の差動増幅回路として作用し、入力
信号レベルと基準電位−ｖｂｂがわずかな差を持つこと
によってトランジスタＴ２及びＴ３が飽和領域と遮断領
域にある２つ動作点の間を急峻に遷移する電流スイッチ
回路として機能する。

バイポーラ電流スイッチ回路Ｃ８Ｏ〜Ｃ３ｉの非反転出
力信号Ｑ及び反転出力信号τは、対応するレベル変換回
路ＬＣＯ〜ＬＣＩに供給される。

レベル変換回路ＬＣＯ〜ＬＣｉは、特に制限されないが
、０ＭＯ５からなる電流ミラーｕ路をその基本構成とす
る。バイポーラ電流スイッチ回路Ｃ８Ｏ〜Ｃ３Ｌの非反
転出力信号Ｑ及び反転出力信号τは、対応するレベル変
換回路ＬＣＯ〜ＬＣｉによって信号振幅が拡大され、Ｍ
ＯＳレベルとされる。レベル変換回路ＬＣＯ〜ＬＣｉΦ
相補出力信号は、さらに対応する駆動回路ＤＲＯ〜ＤＲ
ｉに供給される。

駆動回路ＤＲＯ〜ＤＲｉは、駆動用のバイポーラトラン
ジスタを含み、レベル変換回路ＬＣＯ〜ＬＣｉの相補出
力信号に従って、相補内部°ｒドレス信号ａＸＯ〜土ｘ
ｉを形成し、ＸアドレスデコーダＸＤＣＨに供給する。

これらの相補内部アドレス信号ａｘＱ〜ａｘｉは、駆動
用バイポーラトランジスタによって、比較的大きな電流
供給能力を持つ。

ところで、バイポーラ電流スイッチ回路Ｃ８０〜Ｃ８ｌ
に供給される基準電位−ｖｂｂは、このバイポーラ・Ｃ
ＭＯＳ型ＲＡＭに内蔵される基準電位発生回路ＶｂｂＧ
によって形成される。

基準電位発生回路ｖｂｂｃは、特に制限されないが、１
００にタイプの定電圧電源回路をその基本構成とし、外
部から供給される負の電源電圧−Ｖｅｅをもとに、基準
電位−ｖｂｂを形成する。

第２図には、この実施例のバイポーラ・ＣＭＯ８型ＲＡ
Ｍに内蔵される基準電位発生回路ＶｂｂＧの一実施例の
回路図が示されている。

第２図において、基準電位発生回路ｖｂｂｃは５個のト
ランジスタＴＶＩ〜ＴＶ５及び４個の抵抗ＲＶＩ〜ＲＶ
４によって構成される。このうち、トランジスタＴＶＩ
のエミッタは、電源電圧−Ｖｅｅに結合される。このト
ランジスタＴＶＩのコレクタと回路の接地電位との間に
は、抵抗ＲＶＩが設けられる。トランジスタＴＶＩのベ
ースは、トランジスタＴＶ３のコレクタに結合される。

トランジスタＴＶ３のエミッタは、エミッタ抵抗ＲＶ３
を介して電源電圧−Ｖｅｅに結合される。また、トラン
ジスタＴＶ３のコレクタは、抵抗ＲＶ２を介してトラン
ジスタＴＶ２のエミッタに接続される。このトランジス
タＴＶ２のベースは、上記トランジスタＴＶＩのコレク
タに結合され、トランジスタＴＶ２のコレクタは回路の
接地電位に結合される・これにより、トランジスタＴＶ
３のコレクタ電位は、トランジスタＴＶＩのベース・エ
ミッタ電位をＶＢＥＩ　とするとき、はぼ−Ｖｅｅ＋Ｖ
ｅａ１に固定される。

トランジスタＴ　Ｖ　３のベースは、トランジスタＴＶ
５のベースに結合される。トランジスタＴＶ５のエミッ
タは、電源電圧−Ｖｅｅに結合される。

また、このトランジスタＴＶ５は、そのベースとコレク
タが結合されることによって、ダイオード形態とされる
。トランジスタＴＶ５のベース及びコレクタは、抵抗Ｒ
Ｖ４を介して出力トランジスタＴＶ４のエミッタに接続
される。出力トランジスタＴＶ４のコレクタは、回路の
接地電位にに結合され、そのベースは、トランジスタＴ
Ｖ２のベースとともにトランジスタＴＶＩのコレクタに
結合される。出力トランジスタＴＶ４のエミッタ電位は
、この基準電位発生回路ＶｂｂＧの出力電圧すなわち基
準電位−ｖｂｂとされ、スタティック型ＲＡＭ内の各回
路に供給される。

基準電位発生回路ＶｂｂＧは、電源電圧−ｖｅｅをもと
に、出力電流の大きさや各トランジスタの温度依存性に
影響されない比較的安定した基準電位−ｖｂｂを形成す
る。すなわち、第２図において、トランジスタＴＶ５に
流れる電流をＩ、とし、トランジスタＴＶ３に流れる電
流を１２とす・乙と、基準電位ｖｂｂは、次の（１１式
により求められる。なお、以下の各式において、Ｖｌ［
＋ないしＶ　ＢＥ　５は、トランジスタＴＶＩないしＴ
Ｖ５のベース・エミッタ間電圧を示している。

’／ｂｂ＝　　Ｖｅｅ＋ＲＶ２Ｘ　Ｉ２＋Ｖｅ＋：＋　
　・・１１）ココで、ＶＥＩＥ２−Ｖ８［：４とする。

前述のように、トランジスタＴＶ５はダイオード形態と
され、飽和領域で動作状態とされるため、トランジスタ
ＴＶ５のベース及びコレクタ電位ＶＣは、そのコレクタ
電流１．に関係なく、Ｖｃ−−Ｖｅｅ＋Ｖ８＋：５ となる、したがって、上記（１３式の電流１２は、１２
−　ＣＶＥＩＥＳ　−ＶｌｌＥ３　）　／ＲＶ３　　・
・（２）となる、この（２）式を（１）式に代入すると
、−Ｖｂｂ＝　−Ｖｅｅ ＋　ＣＶＢＥ５　Ｖ８ＥＪ　）ＲＶ２／ＲＶ３十ＶＢＥ
Ｉ　　　　　　　　　・・・・　（３）となる。

このことから、基準電位−ｖｂｂは、抵抗ＲＶ２とＲＶ
３の比によってその電圧を設定でき、またトランジスタ
ＴＶ５のコレクタ電流■１すなわち出力電流にｉｔされ
ない安定した電圧となる。さらに、抵抗ＲＶ２とＲＶ３
の比を適当に設定することによって、トランジスタ１゛
■１のベース・エミッタ間電圧Ｖ８ＥＩの持つ温度依存
性を、相殺することができる。このような定電圧電源回
路の動作と温度依存性については、１００Ｋタイプの定
電圧電源回路と同じであるため、詳細な説明を省略する
。

この実施例のバイポーラ・ＣＭＯ５型Ｏ５Ｍにおいては
、基準電位発生回路ＶｂｂＧによって形成される基準電
位−ｖｂｂをさらに安定化させるため、基準電位発生回
路ｖｂｂｃに対する電源電圧−Ｖｅｅ及び回路の接地電
位の供給経路と基準電位発生回路ＶｂｂＧを除く他の回
路に対する電源電圧−Ｖｅｅ及び回路の接地電位の供給
経路が個別に設けられる。すなわち、第３図に示される
ように、外部端子−ＶＥＥを介して外部から供給される
電源電圧−Ｖｅｅは、個別のタブリードＴｖｂ、ボンデ
ィングワイヤ、ボンディングバンドＰｖｂ及びチップ内
電源電圧供給線を介して基準電位発生回路ｖｂｂＧに供
給される。また、個別のタブリードＴｖａ。

ボンディングワイヤ、ボンディングパッドＰｖａ及びチ
ップ内電源電圧供給線を介して基準電位発生回路ｖｂｂ
ａを除く他の回路に供給される。同様に、外部端子ＧＮ
Ｄを介し°ζ外部から供給される回路の接地電位は、個
別のタブジー１フびチップ内接地電位供給線を介して基
準電位発生回路ＶｂｂＧに供給される．また、個別のタ
ブリードＴｇ　ａ、　ボンディングワイヤ、ボンディン
グパッドＰｇａ及びチップ内接地電位供給線を介して基
準電位発生回路ｖｂｂｃを除く他の回路に供給される。

第１図には、この実施例のバイポーラ・ＣＭＯＳ型ＲＡ
Ｍにおける電源電圧−Ｖｅｅ及び回路の接地電位の供給
経路を説明するための配置図が示さ、　れている。特に
制限されないが、バイポーラ・ＣＭＯ５型ＲＡＭは、プ
ラスチックモールドによるＤＩＰ　（デュアル・イン・
ライン・パッケージ）構造とされる。同図には、中央部
にバイポーラ・ＣＭＯＳ型ＲＡＭが形成される半導体基
板（チップ）ＳＵＢが示され、その周囲にボンディング
用のタブリードが示されている。

第１図において、半導体基板５ＩＪＢの中央部にバイポ
ーラ・ＣＭＯＳ型ＲＡＭのメモリアレイＭ−ＡＲＹが形
成される。このメモリアレイＭ−ＡＲＹには、実際には
ＹアドレスデコーダＹＤＯＲなどの周辺回路も含まれて
いる。特に制限されないが、メモリアレイＭ−ＡＲＹの
左側には、例えばタイミング制御回路ＴＣやデータ入出
カバソファＤＩＢ、ＤＯＢなどの周辺回路ｐｃ１及びｐ
ｃ２とともに、上記基準電位発生回路ＶｂｂＧが形成さ
れる。また、メモリアレイＭ−ＡＲＹの右側には、例え
ばＸアドレスバッファＸＡＤＢ、ＹアドレスバッファＹ
ＡＤＢ及びＸアドレスデコーダＸ０ＣＲなどの周辺回路
ＰＣ３が形成される。

外部端子−ＶＥＲを介して外部から供給される負の電源
電圧−Ｖｅｅは、外部端子−ＶＥＥからタブリードＴｖ
　ａ、ボンディングワイヤｗｌ、　ボンディングバンド
Ｐｖａ及び電源電圧供給線■１を介して、メモリアレイ
Ｍ−ＡＲＹ及びその他の周辺回路ＰＣＩ−ＰＣ３に供給
される。また、電源電圧−Ｖｅｅは、別個のタブリード
Ｔｖｂ、ボンディングワイヤＷ２．　ボンディングパッ
ドＰｖｂ及び電源電圧供給線■２を介して、基準電位発
生回路ＶｂｂＧに供給される。同様に、外部端子ＧＮＤ
を介して外部から供給される回路の接地電位は、外部端
子ＧＮＤからタブリードＴｇａ、ボンディングワイヤｗ
３．ボンディングバンドＰｇａ及び接地電位供給線Ｇ１
を介して、メモリアレイＭ−ＡＲＹ及びその他の周辺回
路ＰＣＩ〜ＰＣ３に供給される。また、回路の接地電位
は、別個のタブジー１フ ィングパッドＩ）　ｇ　ｂ及び接地電位供給線Ｇ２を介
して、基準電位発生回路ｖｂｂｃに供給される。

この実施例のバイポーラ・ＣＭＯＳ型ＲＡＭ（７）メモ
リアレイ周辺回路には、バイポーラ電流スイッチ回路や
バイポーラ電流スイッチ回路により構成されるＢｉ−Ｃ
ＭＯＳ論理回路が比較的多く設けられる。また、複数の
Ｂ　ｉ　−　ＣＭＯ５給理回路が同時に遷移することに
よって、電源電圧供給経路及び接地電位供給経路に比較
的大きな電流変化が生じる。しかし、この実Ｓｂｉ例で
は、前述のように、基準電位発生回路ＶｂｂＧに対する
電源電圧及び接地電位の供給経路が、上記周辺回路に対
する電源電圧及び接地電位の供給経路とは別個に設けら
れる。このため、周辺回路の電源電圧及び接地電位の供
給経路に生じる電流変化によって、基準電位発生回路Ｖ
ｂｂＧに供給される電源電圧及び接地電位のレベルが変
動される量が少ない。したがって、基準電位発生回路ｖ
ｂｂｃによって形成される基準電位−ｖｂｂの変動を抑
えることができ、さらにバイポーラ電流スイッチ回路の
論理スレッシホルドレベル゛の変動を抑えることができ
る。

以上の本実施例に示されるように、この発明を基準電位
発生回路を内蔵するバイポーラ・ＣＭＯＳ型ＲＡＭに通
用した場合、次のような効果が得られる．すなわち、 （１）内蔵する基準電位発生回路に電源電圧及び／又は
回路の接地電位を供給するための供給経路と、上記基準
電位電圧発生回路を除く他の回路に電源電圧及び／又は
回路の接地電位を供給するための供給経路をそれぞれ別
個に設けることで、基準電位発生回路を除く他の回路に
含まれる複数の８１・ＣＭＯＳ論理回路などが遷移する
ことによって発生する電源電圧及び回路の接地電位の変
動を抑えることができるという効果が得られる。

（２）上記（１）項により、基準電位によって設定され
るバイポーラ電流スイッチ回路の論理スレンシホルドレ
ベルなどを安定化することができるという効果が得られ
る。

（３）上記（１１項及び（２）項により、バイポーラ電
流スイッチ回路などの動作が安定化され、そのようなバ
イポーラ電流スイッチ回路を含むバイポーラ・ＣＭＯＳ
型ＲＡＭなどの動作を高速化できるという効果が得られ
る。

（４）上記（」）項及び（２）項により、バイポーラ電
流スイッチ回路からなる入力回路を有するバイポーラ・
ＣＭＯ５型ＲＡＭ等の半導体！［回路装置の入力信号レ
ベルの誤判定を防止し、誤動作を防止できるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、この実施例で
は電源電圧−Ｖｅｅ及び回路の接地電位を供給するため
の両方の供給経路を別個に設けているが、電源電圧−Ｖ
ｅｅ又は回路の接地電位の一方の供給経路だけを別個に
設けるものであってもよい、また、電源電圧−Ｖｅｅ又
は回路の接地電位の供給経路のうち、タブリードは共通
化しボンディングワ・イヤから先だけを別個に設けるよ
うにしてもよいし、タブリード及びボンディングワイヤ
は共通化しボンディングバンドから先だけを個別に設け
るようにしてもよい、この実施例では、集積回路をプラ
スチックモールドによるＤＩＰ４ｉ１造としているが、
その構造は特に制限されない、さらに、第２図の基準電
位発生口１ｉＶｂｂＧや第３図のＸアドレスバッファＸ
ＡＤＢの具体的な回路ｉｒミ成及び第４図のバイポーラ
・ＣＭＯＳ型ＲＡＭのブロック構成や制御信号の組み合
わせなど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となつた利用分野であるバイポーラ・０ＭＯ
３型のスタティックＲＡＭに通用した場合に・ついて説
明したが、それに限定されるものではなく、例えば、Ｂ
ｉ−ＣＭＯＳ論理回路を用いた論理集積回路やその他の
ディジクル装置などにも通用できる０本発明は、少なく
とも基準電位などの電圧発生回路を内蔵する半導体集積
回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡学に説明すれば、下記のとおりであ
る。すなわち、内蔵する基準電位発生回路に電源電圧及
び／又は回路の接地電位を供給するための供給経路を、
基準電位発生回路を除く伯の回路に電源電圧及び／又は
回路の接地電位を供給するための供給経路と別個に設け
ることで、基準電位発生回路を除く他の回路に含まれる
複数のＢｉ−ＣＭＯＳ論理回路などが遷移し各供給経路
の電流が一時的に変化することによって発生する電源電
圧及び回路の接地電位の変動を抑え、基準電位発生回路
から供給される基準電位の変動を抑え、それによって設
定されるバイポーラ電流スイッチ回路などの論理スレフ
シボルドレベルを安定化することができ、バイポーラ電
流スイッチ回路を含むバイポーラ・ＣＭ　ＯＳ型ＲＡＭ
などの動作を高速化し、その誤動作を防止できるもので
ある。

【図面の簡単な説明】

第１図は、この発明が通用されたバイポーラ・ＣＭＯＳ
型ＲＡＭの一実施例を示す配置図、第２図は、この発明
が通用されたバイポーラ・ＣＭＯ５型ＲＡＭの基準電位
発生回路の一実施例を示す回路図、 第３図は、この発明が通用されたバイポーラ・ＣＭＯＳ
型ＲＡＭのＸアドレスバッファの一実施例を示す回路図
、 第４図は、第２図の基準電位発生回路及び第３図のＸア
ドレスバッファを含むバイポーラ・ＣＭＯＳ型ＲＡＭの
一実施例を示すブロック図、第５図は、従来のバイポー
ラ・ＣＭＯＳ型ＲＡＭのＸアドレスバッファの一例を示
す回路図である。 ＳＵＢ・・・半導体基板、ＶｂｂＧ・・・基準電位発生
回路、Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣ１〜ＰＣ３
−−−周辺回路、’ｌ’　ｖ　ａ　＊　Ｔ　ｖ　ｂ　＋
Ｔｇａ、’ｒｇｂ−、、タブリード、ｗｌ〜ｗ４−・・
ボンディングワイヤ、ｐ　ｖ　ａ、　　Ｐ　Ｖ　ｂ＋　
　Ｐ　ｇａ、Ｐｇｂ・・・ボンディングパッド、■１．
ｖ２・・・電源電圧供給線、ＣＩ、Ｇ２・・・接地電位
線、−ＶＥＥ、ＧＮＤ・・・外部端子。 ＴＶＩ〜ＴＶ５・・・ＮＰＮ型バイポーラトランジスタ
、ＲＶ　１〜ＲＶ４・・・抵抗。 ＸＡＤＢ・・・Ｘアドレスバッファ、Ｃ８Ｏ〜Ｃ３ｉ・
・・バイポーラ電流スイッチ回路、ＬＣＯ〜Ｌ、Ｃｉ　
・・・レベル変換回路、ＤＲＯ〜ＤＲ１・・・駆動回路
、Ｔ１〜Ｔ６・・・ＮＰＮ型バ・ｆポーラドう二／ジス
タ、Ｉｓｌ〜Ｉｓ３・・・定電流源、Ｄｉ〜Ｄ３・・・
ダイオード、Ｒ１−Ｒ２・・・抵抗。 ＭＣ・・・メモリセル、ＸＤＣＲ・・Ｘアドレスデコー
ダ、ＹＤＣＲ・・Ｙアドレスデコーダ、ＹＡＤＩ３・・
Ｙアドレスバッフｆ、ＣＳＷ・・・カラムスイッチ、Ｓ
Ａ・・センスアンプ、ＤＯＢ・・・データ出カバソファ
、’Ｍ　Ａ・・ライトアンプ、ＤＩＢ・データ人力バッ
ファ、ＴＣ・・タイミング制御回路、Ｑｌ〜Ｑ１２・・
・ＮチャンネルＭＯ３ＦＥＴ、Ｒ３，Ｒ４・・・抵抗。 ’ｒｖ、’ｒｇ・−−タブリード、Ｐｖ、Ｐｇ・　・・
ボンディングパッド。 第１図 第２ｒＩ！Ｊ 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、外部から供給される電源電圧をもとに所定の基準電
   位を形成する基準電位発生回路を内蔵し、上記基準電位
   発生回路に上記電源電圧及び／又は回路の接地電位を供
   給する供給経路と上記基準電位発生回路を除く他の回路
   に上記電源電圧及び／又は回路の接地電位を供給する供
   給経路がそれぞれ別個に設けられることを特徴とする半
   導体集積回路装置。 ２、上記供給経路は、上記電源電圧又は回路の接地電位
   が供給される共通の外部端子から上記基準電位発生回路
   及び上記基準電位発生回路を除く他の回路に対してそれ
   ぞれ設けられるタブリード、ボンディングワイヤ、ボン
   ディングパッド及び半導体基板内の供給線を含むもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ３、上記半導体集積回路装置は、バイポーラトランジス
   タによって構成される電流スイッチ回路を含むものであ
   り、上記基準電圧は、上記電流スイッチ回路の論理スレ
   ッシホルドレベルを設定するために供給されるものであ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の半導体集積回路装置。 ４、上記半導体集積回路装置は、バイポーラ・ＣＭＯＳ
   型ＲＡＭであることを特徴とする特許請求の範囲第１項
   、第２項又は第３項記載の半導体集積回路装置。